JPH0318280B2 - - Google Patents

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JPH0318280B2
JPH0318280B2 JP60280653A JP28065385A JPH0318280B2 JP H0318280 B2 JPH0318280 B2 JP H0318280B2 JP 60280653 A JP60280653 A JP 60280653A JP 28065385 A JP28065385 A JP 28065385A JP H0318280 B2 JPH0318280 B2 JP H0318280B2
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signal
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Hideaki Imada
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Advantest Corp
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はニブル動作が可能なメモリを試験す
る場合に用いるパターン発生装置に関する 「発明の背景」 半導体によつて作られたランダムアクセスメモ
リ（以下RAMと称す）は全てのアドレスに対し
てランダムにアクセスすることができる。換言す
れば、全てのアドレスは外部から与えられるアド
レス信号によつてアクセスされる。
これに対しニブル動作可能なメモリがある。こ
のメモリは通常モードでは普通のメモリと同様に
全てのアドレスに対して自由にアクセスすること
ができる。通常モードに対してニブルモードがあ
る。ニブルモードとは次のような動作状態を指
す。全アドレスの中の任意のアドレスをアクセス
した状態でニブルモードに制御すると、そのアク
セスしたアドレスに続く数アドレスがクロツクの
供給だけで続けてアクセスされる。それはメモリ
内部に小さいアドレスカウンタを有し、このアド
レスカウンタがアクセスされたアドレス位置から
クロツクによつて歩進し、アクセスされたアドレ
スからそのとき指定された数だけ例えば３アドレ
ス分歩進する。この歩進数の最大値はメモリ内に
設けるアドレスカウンタの進数で決まる。現状で
は３アドレス分歩進するものが作られている。こ
のニブル動作によつて高速読出、書込が実現でき
る。
第２図にニブルモードにおける動作波形を示
す。第２図においては行アドレス・ストロ
ーブ信号、は列アドレス・ストローブ信号
を示す。
行アドレス・ストローブ信号の立下りで
行アドレスＭを読込み、列アドレス・ストローブ
信号の立下りで列アドレスＮを読込み、一
つのアドレスをアクセスする。このアクセス動作
は通常モードのそれと同じである、D1はＭ行、
Ｎ列で決まるアドレスから読出されたデータ、又
は書込むべきデータを示す。
ニブルモードでは行アドレス・ストローブ信号
RASをＬ論理に保つた状態で列アドレス・スト
ローブ信号をＨ―Ｌ―Ｈ―Ｌ…の順に繰返
すと、その立下り毎にメモリ内のアドレスカウン
タが歩進し、後続の３つのアドレスがアクセスさ
れる。各アクセスの周期MN，NN，NN，NM
はMN＞NM＞NNの関係に選定され、MNをニ
ブルインサイクル、NNをニブルサイクル、NM
をニブルアウトサイクルと称している。D2，D3，
D4はそれぞれこれら３つのアドレスから読出さ
れたデータ又は書込むべきデータを示す。これら
データD1〜D4の読出速度又は書込速度は通常モ
ードのそれより速い。よつてニブルモードを４ア
ドレス毎に順次実行したとすると通常モードで読
出、書込を行なう場合より短時間に読出、書込を
実行することができる。
「従来技術」 メモリの試験装置は一般に第３図に示すように
構成される。第３図において１１はパターン発生
器を示す。パターン発生器１１は被試験体１３に
試験のためのパターン信号を与えるのと同時に比
較器１４に期待値パターン信号を与える。被試験
体１３に与えるパターン信号は波形整形回路１２
において被試験体１３の入力信号に適したレベル
を持つ波形に整形し、その波形整形した信号を被
試験体１３に与える。
被試験体１３にパターン信号を書込むと共に被
試験体１３から読出した信号を比較器１４に与え
る。比較器１４においてその読出した信号が元の
正しい信号と一致するか否かを比較する。
比較の結果不一致が発生すると不良を表わす信
号をフエイルメモリ１５に書込む。１６はタイミ
ングパルス発生器を示し、パターン発生器１１に
設けられたマイクロ命令記憶器１のタイミングデ
ータ記憶部１Ｄからタイミングデータを受け取
り、このタイミングデータにより各部へのタイミ
ングパルスを発生し、被試験体１３の書込、読出
のタイミング、及び比較器１４の比較動作のタイ
ミング、フエイルメモリの書込タイミング等を制
御する。
パターン発生器１１の内部はマイクロ命令記憶
器１と、プログラムカウンタ２、プログラムカウ
ンタ制御部３、アドレス発生器４、データ発生器
５とによつて構成される。
マイクロ命令記憶器１は命令コード記憶部１Ａ
と、アドレス演算命令記憶部１Ｂとと、データ演
算命令記憶部１Ｃと、タイミングデータ記憶部１
Ｄとを有する。
プログラムカウンタ２が駆動されることにより
マイクロ命令記憶器１の各部がアクセスされ各命
令が読出される。プログラムカウンタ２は命令コ
ード記憶部１Ａから読出される命令コードに従つ
て制御され次の読出アドレスを発生する。また必
要に応じてプログラムカウンタ制御部３の制御も
受ける。
アドレス発生器４はアドレス演算命令記憶部１
Ｂから読出されるアドレス演算指令信号を受取つ
て演算し、アドレス信号を発生する。またデータ
発生器５はデータ演算命令記憶器１Ｃから読出さ
れるデータ演算命令に従つてデータを算出し出力
する。
アドレス発生器４及びデータ発生器５から出力
されるアドレス信号とデータは波形整形回路１２
に入力され、被試験体１２の入力に適した波形に
整形して被試験体１３に与えられる。
被試験体１３はアドレス発生器４から出力され
るアドレス信号によつてアクセスされ、タイミン
グパルス発生器１６から与えられる書込パルス、
読出パルスによつてデータを書込み、読出す。被
試験体１３から読出された信号は比較器１４に与
えられ、比較器１４において書込時に与えたデー
タ信号と比較し、一致するか否かを判定する。不
一致が発生した場合はフエイルメモリ１５の同一
アドレスに不良を表わす信号を書込む。
ここまでの説明は通常のメモリの試験動作と同
じである。ここでニブル機能付メモリを試験する
場合について説明する。ニブル機能は先に説明し
たようにメモリの内部にアドレス発生機能を有
し、外部から印加するアドレスを固定した状態で
例えば行ストローブ信号をＨ―Ｌ―Ｈ―Ｌ
と変化させることにより内部アドレス発生器機構
がニブルアドレスを発生し、このニブルアドレス
によつて高速アクセスが実行される。
試験装置においては被試験体１３の内部で発生
しているアドレスを外部でも発生しなければなら
ない。つまり被試験体１３の内部で発生している
ニブルアドレスを外部でも発生し比較動作及びフ
エイルメモリ１５へのアクセスを可能としなけれ
ばならない。
従来はアドレス演算命令記憶部１Ｂにニブルア
ドレスを発生させるための演算命令を書込んでお
き、この演算命令によつて各ニブルサイクル
MN，NN，NN，NMにアクセスするニブルア
ドレスを発生させている。
「発明が解決しようとする問題点」 ニブルモードにおいて被試験体１３の内部で作
られるニブルアドレスは通常２ビツトで与えられ
る。この２ビツトのニブルアドレス信号は例えば
18ビツトのアドレス信号の中の任意のビツトに割
付けられる。つまり割付けられるビツト位置は製
造会社毎に自由に選定されており統一化されてい
ない。このため試験器としてはどのビツト位置に
ニブルアドレス信号が使われてもそれに対応した
ニブルアドレス信号を発生させなくてはならな
い。
従来はニブルアドレスのビツト位置をプログラ
ムによつて規定し、どのビツト位置にニブルアド
レスが使われてもプログラムの変更によつて対応
できるようにしている。
またデータに関しても第２図に示すニブルイン
サイクルMN、ニブルサイクルNN、ニブルアウ
トサイクルNMのそれぞれに応じたデータを発生
させている。このデータの発生はアドレスと同様
に各サイクルMN，NN，NN，NM毎にプログ
ラム上に記述することによつて制御している。
更にニブル動作においては第２図に示す様にニ
ブルインサイクルMN、ニブルサイクルNN、ニ
ブルアウトサイクルNMの違いによつてタイミン
グセツトが異なるが、このタイミングセツトの切
換に関しても従来はニブルインサイクルMN、ニ
ブルサイクルNN、ニブルアウトサイクルNMに
応じたタイミングセツトデータをそれぞれのサイ
クル毎にプログラム上で記述する必要があつた。
このようにプログラムに全てを頼る方法におい
てはアドレス演算、データ演算及びタイミングセ
ツトに関するデータを全実行サイクル（MN，
NN，NN，NM）毎にプログラムに記述しなく
てはならないため装置のプログラムの容量が大き
くなる。これと共にプログラムの開発及びデバツ
クに多大な時間を費さなければならない欠点があ
る。
「問題点を解決するための手段」 この発明ではプログラムカウンタの一時ホール
ドとアドレス発生器及びデータ発生器における演
算の禁止を制御する信号と、プログラムカウンタ
のホールド期間及びアドレス発生器、データ発生
器における演算禁止期間を制御するリピートカウ
ンタと、プログラムカウンタのホールド期間及び
アドレス発生器、データ発生器の演算禁止期間の
データを格納するリピートコントローラと、アド
レス演算禁止期間においてニブルアドレスの発生
器を行なうニブルアドレス発生部と、ニブルアド
レス発生器から出力されるニブルアドレスをアド
レス信号の任意ビツト位置に割付けるアドレスマ
ルチプレクサと、ニブルモード時に被試験体に印
加するデータを選択するデータマルチプレクサ
と、タイミングセツトデータを選択するタイミン
グセツトコントローラとを設け、プログラムに依
存せずに試験パターン信号を発生できるように構
成したものである。
この発明によれば、プログラムの記述は従来回
路と比較して短かくて済む利点が得られる。よつ
てプログラムの開発を容易に行なうことができ、
また開発に要する時間を大幅に短かくすることが
できる。
「実施例」 第１図にこの発明の一実施例を示す。第１図に
おいて、１１はパターン発生器、１２は波形整形
回路、１３は被試験体、１４は比較器、１５はフ
エイムメモリ、１６はタイミングパルス発生器を
それぞれ示している点は従来のものと同じであ
る。
この発明においてはパターン発生器１１の内部
にリピートコントローラ２１と、リピートカウン
タ２２、ニブルアドレス発生器２３、アドレスマ
ルチプレクサ２４、データマルチプレクサ２５、
タイミングセツトコントローラ２６を設けた構成
としたものである。
命令コード記憶器１Ａにはニブルモードに入る
ことを表わす信号と、ニブルアドレスを発生する
回数が書込まれる。ニブルアドレス発生回数はリ
ピートコントローラ２１に取込まれて記憶され
る。リピートコントローラ２１に取込まれたニブ
ルアドレス発生回数はリピートカウンタ２２にス
トアされる。リピートカウンタ２２は例えばダウ
ンカウンタによつて構成されニブルアドレス発生
器２３がニブルアドレスを一つ発生する毎に計数
値が−１され、計数値が０になるまでニブルアド
レスを発生させる。
つまり命令コード記憶部１Ａからニブルモード
の開始を表わす信号が読出されるとプログラムカ
ウンタ制御部３はプログラムカウンタ２をホール
ド状態に制御する。これと共にリピートカウンタ
２２にリピートコントローラ２１にストアされて
いるニブルアドレス発生回数をプリセツトする。
リピートカウンタ２２にニブルアドレス発生回
数がプリセツトされるとリピートカウンタ２２は
アドレス発生器４と、データ発生器５に演算禁止
指令を与えると共にタイミングセツトコントロー
ラ２６にニブル動作時のタイミングセツト状態に
切替る指令を与える。
この結果アドレス発生器４に、データ発生器５
は演算動作が禁止され、その直前の状態に維持さ
れる。
ニブルアドレス発生器２３はリピートカウンタ
２２にプリセツトされた回数だけニブルアドレス
を発生する。
ニブルアドレスは２ビツトで与えられる。例え
ば９ビツトの行アドレスY0〜Y8の中のY8と９ビ
ツトの列アドレスX0〜X8のX8がニブルアドレス
に割当てられた場合、Y8とX8が初期アドレス時
に「０，０」であつたとすると、被試験体１３の
内部で「０，１」「１，０」「１，１」の順に歩進
される。
ニブルアドレス発生器２３は被試検体１３の内
部で発生するニブルアドレスと同じニブルアドレ
スを発生し、アドレスマルチプレクサ２４に与え
る。アドレスマルチプレクサ２４はニブルアドレ
ス発生器２３が発生した２ビツトのニブルアドレ
スを９ビツトの行アドレスY0〜Y8及び９ビツト
の列アドレスX0〜X8の中のY8とX8のビツトにニ
ブルアドレス信号を割当て、このニブルアドレス
信号を比較器１４とフエイルメモリ１５に供給す
る。
データマルチプレクサ２５はニブルアドレス発
生器２３で発生したニブルアドレスに従つてデー
タ発生器５で発生した任意のデータを被試験体１
３に与えるデータとして選択する動作を行なう。
タイミングセツトコントローラ２６はマイクロ
命令記憶器１のタイミングデータ記憶器から読出
されるタイミングセツトデータをリピートカウン
タ２２から与えられる制御信号に従つて解読し、
ニブルモード時のサイクルMN，NN，NMの時
間を規定するデータを出力し、このデータをタイ
ミングパルス発生器６に与えニブルモード時のタ
イモングパルスを発生させる。
リピートカウンタ２２の計数値が０に達すると
プログラムカウンタ制御部３はその状態を検出
し、プログラムカウンタ２のホールド状態を解除
し、プログラムカウンタ２を再起動する。これに
よりパターン発生器１１は通常モードに復帰す
る。通常モードにおいてニブルモードに入ること
を表わす信号が再び読出されるとプログラムカウ
ンタ制御部３はプログラムカウンタ２をホールド
状態に制御し、再びニブルモードに入る。
「発明の作用効果」 上述したようにこの発明によれば命令コード記
憶部１Ａにニブルモード開始を通知する信号とニ
ブルアドレスの発生回数を通知する信号を書込ん
でおくことにより、リピートカウンタ２２がプロ
グラムカウンタ２をホールドさせ、またアドレス
発生器４及びデータ発生器５を禁止状態に制御す
る。
従つて、この発明によればニブル動作が可能な
ICを試験する場合、従来のようにニブルアドレ
スを発生させる動作の全てをマイクロ命令記憶器
１から読出す方式とは異なり、ハードウエアによ
つてニブルアドレスを発生させることができる。
この結果従来はマイクロプログラム上でニブルア
ドレスデータの演算命令及びタイミングセツトに
関する設定をMN，NN，NMサイクル毎に意識
して記述していたが、この発明によればMN，
NN，NMサイクルを意識せずに１ステツプの記
述により容易にニブルメモリのチエツクができ
る。これにより試験装置を動作させるプログラム
の開発期間の単縮及びプログラムの容量の削減が
できる点で優れている。
尚４サイクル以上のニブル動作が必要となつた
場合にはリピートコントローラ２１、リピートカ
ウンタ２２、ニブルアドレス発生器２３を構成す
る各レジスタをｎビツトのレジスタにすることで
容易に対応できる。
【図面の簡単な説明】
第１図はこの発明の一実施例を説明するための
ブロツク図、第２図はニブル動作を説明するため
のタイミングチヤート、第３図は従来技術を説明
するためのブロツク図である。 １：マイクロ命令記憶器、２：プログラムカウ
ンタ、３：プログラムカウンタ制御部、４：アド
レス発生器、５：データ発生器、６：タイミング
パルス発生器、１１：パターン発生器、１２：波
形整形回路、１３：被試験体、１４：比較器、１
５：フエイルメモリ、２１：リピートコントロー
ラ、２２：リピートカウンタ、２３：ニブルアド
レス発生器、２４：アドレスマルチプレクサ、２
５：データマルチプレクサ、２６：タイミングセ
ツトコントローラ。

Claims (1)

  1. 【特許請求の範囲】 １ Ａ マイクロ命令記憶器とプログラムカウン
    タ及びマイクロ命令記憶器のアドレス演算命令
    記憶部から読出されるアドレス演算命令により
    アドレス信号を発生するアドレス発生器と、マ
    イクロ命令記憶器のデータ演算命令記憶部から
    読出されるデータ演算命令によりデータを発生
    するデータ発生器とから成るパターン発生器に
    おいて、 Ｂ 上記マイクロ命令記憶器の命令コード記憶部
    に書込まれたニブルモードの開始を表わす符号
    と、ニブルアドレスの発生回数を表わす符号
    と、 Ｃ このニブルモードの開始を表わす符号が読出
    されたときプログラムカウンタをホールドさせ
    るプログラムカウンタ制御部と、 Ｄ ニブルアドレス発生回数を表わす符号を取込
    んで記憶するリピートコントローラと、 Ｅ 上記マイクロ命令記憶器のタイミングセツト
    命令記憶部から読出されるタイミングセツト命
    令によりニブルモードにおけるタイミングセツ
    トデータを出力するタイミングセツトコントロ
    ーラと、 Ｆ リピートコントローラに記憶したニブルアド
    レス発生回数がプリセツトされたとき上記アド
    レス発生器及びデータ発生器の演算動作を禁止
    させる制御信号及び上記タイミングセツトコン
    トローラにニブルモードのタイミングデータを
    出力させる制御信号を出力するリピートカウン
    タと、 Ｇ リピートカウンタの計数値によりニブルアド
    レスを発生するニブルアドレス発生器と、 Ｈ ニブルアドレス発生器から出力されるニブル
    アドレスを上記アドレス発生器が出力するアド
    レス信号の任意ビツト位置に割付けるアドレス
    マルチプレクサと、 Ｉ 上記ニブルアドレス発生器から出力されるニ
    ブルアドレスによつてニブルアドレスに書込む
    データを選択するデータマルチプレクサと、 を付設して成るパターン発生装置。
JP60280653A 1985-12-13 1985-12-13 パタ−ン発生装置 Granted JPS62140299A (ja)

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JP60280653A JPS62140299A (ja) 1985-12-13 1985-12-13 パタ−ン発生装置
US06/940,059 US4797886A (en) 1985-12-13 1986-12-10 Memory test pattern generator
EP86117204A EP0225642B1 (en) 1985-12-13 1986-12-10 Memory test pattern generator
DE8686117204T DE3680077D1 (de) 1985-12-13 1986-12-10 Speicherpruefmustergenerator.

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JPS62140299A JPS62140299A (ja) 1987-06-23
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