JPH0561566B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号を記憶回路に記憶し、この
記憶された入力信号を読出して表示器に表示する
信号表示装置に関する。

［従来の技術］ トランジエント・デジタイザなどの信号表示装
置は、例えばアナログ信号波形をデジタル化して
コンピユータなどで処理したり、アナログ信号に
戻して表示器で観測したりするために使われる装
置で、高速過渡現象や機械振動などの観測・解析
に欠かせないものである。

かかる従来の装置の動作は、次のようにして行
なわれる。書込みモードにおいて入力信号をアナ
ログ・デジタル変換して記憶回路（例えばランダ
ム・アクセス・メモリRAM）に順次記憶し、読
出しモードではこのRAMに記憶されたデジタル
信号を順次読出す。この読出された信号をアナロ
グ信号に戻して、表示器に表示している。これ
は、入力信号がロジツク信号の場合も、アナロ
グ・デジタル変換及びデジタル・アナログ変換を
除けば同じである。

［発明が解決しようとする課題］ 従来の信号表示装置では、複数チヤンネルの入
力信号を記憶し、これら記憶された入力信号を表
示器に表示する場合、各チヤンネル毎に入力信号
の表示位置は、振幅軸方向（Ｙ方向）のみに制御
できた。しかし、時間軸方向（Ｘ方向）の表示位
置は、全チヤンネルが同時でなければ制御できな
かつた。よつて、異なるチヤンネルの時間的に異
なる入力信号の部分同士を比較するのが不便であ
つた。

したがつて、本発明の目的は、複数チヤンネル
の入力信号の時間軸方向の表示位置を各チヤンネ
ル毎に独立に制御できる信号表示装置の提供にあ
る。

［課題を解決するための手段］ 本発明は、複数チヤンネルの入力信号を記憶す
る記憶回路と、この記憶回路のアドレス信号を発
生するカウンタと、記記憶回路に記憶された入力
信号を表示する表示器とを具えた信号表示装置で
あつて、複数チヤンネルの各チヤンネル毎に夫々
設けられた複数のバイアス・ラツチ回路と、この
バイアス・ラツチ回路の記憶内容を変更する変更
手段と、カウンタが発生するアドレス信号及びバ
イアス・ラツチ回路の記憶内容を加算する加算回
路とを更に具えている。

［作用］ 本発明の信号表示装置は、加算回路の出力信号
により記憶回路をアドレス指定して、この記憶回
路に記憶された入力信号を読出し、これら読出し
た入力信号を上記表示器に表示する。そして、変
更手段により複数のバイアス・ラツチ回路の記憶
内容を変更して、表示器に表示された入力信号の
時間軸方向の表示位置を各チヤンネル毎に制御す
る。

［実施例］ 第１図は、本発明の実施例を示すブロツク図、
第２図は、第１図の一部を詳細に示すブロツク図
である。第１図は、２つのチヤンネルの信号波形
を観測する場合を示し、CH１，CH２は、それ
ぞれ第１チヤンネル及び第２チヤンネルの入力端
子である。１は、バツフアや減衰器などを有する
入力回路、２は、アナログ・デジタル（Ａ／Ｄ）
変換器、３は、セレクタやRAMなどを有する選
択記憶回路、４は、デジタル・アナログ変換器や
出力増幅器などを有する出力回路、５は、出力端
子、６は、出力端子５に接続された表示器（例え
ばブラウン管）、７は、入力信号に応じてトリガ
信号を発生するトリガ回路、８は、主として書込
み読出しの際に、選択記憶回路３のRAMのアド
レスを指定するアドレス制御回路、９は、中央処
理装置（以下「CPU」という）、１０は、CPU９
の処理手順を記憶するリード・オンリ・メモリ
（ROM）、１１は、CPUのRAM、１２は、各種
の命令を発するキーボード（変更手段）、１３は、
クロツク信号を各回路に供給するクロツク発生器
である。１４は、バス（母線）であるが、矢印の
付いていない部分は、双方向性であることを示
す。これらのバスを介して、CPU９によりクロ
ツク発生器１３のクロツク周波数が制御され、選
択記憶回路３のセレクタのチヤンネル選択が制御
され、選択記憶回路３のRAMのデータの処理
（例えば消去）、トリガ回路７に対するトリガ・レ
ベルやスロープの制御などが行なわれる。なお、
８１は、読出し書込み制御線、８２は、アドレス
指定線を示す。

第２図は、第１図におけるアドレス制御回路８
を詳細に示すブロツク図である。図において、バ
イアス・ラツチ回路１５，１６は、書込み停止時
に関連した選択記憶回路３のRAMのアドレスを
記憶するもので、１５は第１チヤンネル用、１６
は第２チヤンネル用である。また、このバイア
ス・ラツチ回路１５及び１６の記憶内容は、キー
ボード１３により任意に変更できる。読出しカウ
ンタ１７は、読出しモードの際、選択記憶回路３
のRAMのアドレスの基準となり、書込みカウン
タ１８は、書込みモードの際、選択記憶回路３の
RAMのアドレスを決定するものである。ポート
２２は、CPU９に対するインターフエース、遅
延カウンタ２５は、必要に応じてトリガを所定時
間遅らせるためのものであり、トリガ発生後の入
力信号RAMに記憶させたいときに用いる。マル
チプレクサ１９は、読出しカウンタ１７の計数の
１サイクル毎にバイアス・ラツチ回路１５及び１
６の出力を交互に選択する。加算回路２０は、マ
ルチプレクサ１９で選択されたバイアス・ラツチ
回路１５又は１６のアドレスを読出しカウンタか
らのアドレスと代数的に加算する。マルチプレク
サ２１は、遅延カウンタ２５の出力に応答する制
御回路２６の出力に応じて、書込みカウンタ１８
又は加算回路２０の出力を選択する。制御回路２
３は、書込みカウンタ１８の後述するキヤリー信
号及びポート２２の出力に応じて、アンド・ゲー
ト２４をトリガ・イネーブルとするためのもので
ある。

次に、第１及び第２図に示した実施例の動作を
説明する。今、装置が読出しモードにあるものと
すると、読出しカウンタ１７の動作に応じて、マ
ルチプレクサ１９は、バイアス・ラツチ回路１５
及び１６を交互に選択し、マルチプレクサ２１
は、加算回路２０を選択する。このマルチプレク
サ２１の出力に応じて、選択記憶回路３のRAM
のアドレスを選択し、このRAMの記憶されたデ
ータを読出している。この読出しモードの動作
は、詳細に後述する。この間、制御回路２３は、
アンド・ゲート２４を禁止状態としている。

キーボード１２のリセツト・スタート・キーを
操作すると、CPU９がこれを検知し、ROM１０
に記憶された処理手順に従い、各回路を以下の如
く制御する。まず、CPU９は、バス１４を介し
て、選択記憶回路３のセレクタが接地電位を
RAMのデータ入力端子に印加するように命令す
ると共に、バス１４を介して、制御回路２６が信
号線８１に書込みモード信号を発生するように命
令する。この書込みモード信号により、選択記憶
回路３のRAMは読出しモードから書込みモード
となり、マルチプレクサ２１は、書込みカウンタ
１８を選択する。更に、CPU９は、バス１４及
びポート２２を介して、書込みカウンタ１８にス
タート信号を供給するもので、このカウンタ１８
は、クロツク信号の計数を開始し、出力信号をア
ドレス信号として、マルチプレクサ２１を介して
選択記憶回路３のRAに供給する。よつて、この
RAMは論理「０」（設置レベル）を書込む。書
込みカウンタ１８の最大計数値とRAMの記憶容
量が等しいので、RAMの全記憶素子に論理
「０」が書込まれると、即ちRAMに記憶されて
いた古い信号（第１データ）の消去が完了する
と、書込みカウンタ１８は１回目のキヤリー信号
を発生する。なお、回路３のRAMの消去の際
に、論理「０」の代りに論理「１」を書込んでも
よい。また、CPU９から直接RAMヘアドレス信
号及びデータを送り、RAMの消去を行なつても
よく、この際は、書込みカウンタ１８は用いな
い。

書込みカウンタ１８からの１回目のキヤリー信
号は、ポート２２及びバス１４を介してCPU９
に送られる。CPU９は、このキヤリー信号を検
知すると、バス１４を介して選択記憶回路３のセ
レクタがアナログ・デジタル変換器２の出力を
RAMに供給するように命令すると共に、バス１
４及びポート２２を介して書込みカウンタ１８に
２回目のスタート信号、すなわち第１制御信号を
供給する。よつて、回路３のRAMは、マルチプ
レクサ２１からの書込みカウンタ１８のアドレス
信号に応じてデジタル化された入力信号、すなわ
ち第２データを書込む。この間は、読出しモード
及び消去モードと同様に、制御回路２３によりア
ンド・ゲート２４は禁止状態にある。

第２データを１サイクル間、回路３のRAMに
書込むと、書込みカウンタ１８は12回目のキヤリ
ー信号を発生し、これをポート２２及びバス１４
を介してCPU９に送る。CPU９は、このキヤリ
ー信号が２回目であることを判別し、バス１４及
びポート２２を介して制御回路２３にアンド・ゲ
ート２４をトリガ・イネーブルとするように命令
する。アンド・ゲート２４がトリガ・イネーブル
とされると、トリガ回路７が発生するトリガ信号
は常に遅延カウンタ２５が供給される状態にな
る。また、CPU９は、２回目のキヤリー信号に
応じて再びスタート信号をバス１４及びポート２
２を介して書込みカウンタ１８に供給し、選択記
憶回路３のRAMは次々に新たな第２データに書
換えられる。この動作は、トリガ回路７がトリガ
信号を発生するまで繰返される。上述の書込みカ
ウンタ１８及び制御回路２３の制御をCPU９で
行なわずに、ハード・ロジツクで行なつてもよ
い。ハード・ロジツクの方がCPUより高速で処
理できる利点がある。

トリガ・イネーブル後にトリガ信号が発生する
と、このトリガ信号がアンド・ゲート２４を介し
て遅延カウンタ２５に供給される。遅延カウンタ
２５は、その計数値がキーボード１２の設定によ
りCPU９及びバス１４を介して制御され、アン
ド・ゲート２４の出力発生後、クロツク・パルス
を設定値まで計数して第２制御信号である遅延ト
リガ信号を発生する。トリガ信号発生前の信号を
測定するプリトリガ・モードでは、遅延カウンタ
２５の設定値を零としておき、トリガ回路７がト
リガ信号発生後、直ちに遅延カウンタ２５がトリ
ガ信号を発生するようにする。プリトリガ・モー
ド以外のモードでは、上述の如く、遅延カウンタ
２５の設定値を零以外に設定値し、この設定値に
応じて、トリガ回路７からのトリガ信号の前後を
任意にRAMに記憶できる。いずれの場合にも、
この実施例では、トリガ回路７からのトリガ信号
ではなく、遅延カウンタ２５の出力信号が第２制
御信号になることに留意されたい。

遅延カウンタ２５の遅延トリガ信号（第２制御
信号）は、ストツプ信号として書き込みカウンタ
１８に供給され、書込みカウンタ１８の計数を停
止させる。バイアス・ラツチ回路１５及び１６に
は、書込みカウンタ１８のアドレス信号及び遅延
カウンタ２５の出力が供給されているので、遅延
カウンタ２５の出力が発生した時の書込みカウン
タ１８のアドレス信号、すなわち選択記憶回路３
のRAMの書込み最終アドレスを記憶する。ま
た、遅延カウンタ２５の遅延トリガ信号は、制御
回路２１にも供給され、信号線８１が書込みモー
ドから読出しモードとなり、回路３のRAMが読
出しモードになると共に、マルチプレクサ２１は
加算回路２０を選択する。更に、読出しカウンタ
１７がクロツク信号の計数を開始し、アドレス信
号を加算回路２０に供給すると共に、キヤリー信
号をマルチプレクサ１９に供給して、キヤリー信
号発生毎にバイアス・ラツチ回路１５及び１６を
交互に選択する。これは、回路３のRAMには２
チヤンネルの信号が記憶されているが、出力回路
４のデジタル・アナログ変換器は１個であるた
め、第１及び第２チヤンネルを交互に読出さなけ
ればならないためである。ゆえに、第１チヤンネ
ルの信号のみを記憶している場合は、マルチプレ
クサ１９は常にバイアス・ラツチ回路１５を選択
すればよい。

一方、バイアス・ラツチ回路１５及び１６に記
憶された最終アドレスは、バス１４を介して
CPUのRAM１１に記憶されると共に、CPU９に
より１が代数的に加えられ、再びバス１４を介し
てバイアス・ラツチ回路１５及び１６に記憶され
る。新たに記憶されたアドレスは、RAMの書込
みの開始アドレスとなる。しかし、書込みカウン
タ１８が、ストツプ信号の供給された次のクロツ
ク信号で計数を停止し、バイアス・ラツチ回路１
５及び１６がこの時のアドレスを記憶すれば、
CPUによる＋１の加算は不要となる。加算回路
２０は、この開始アドレスと読出しカウンタ１７
のアドレス信号を対数的に加算するので、加算回
路２０の出力は、読出しカウンタ１７のアドレス
信号が零のときにRAMの書込み開始アドレスと
なる。こうして、加算回路２の出力に応じて回路
３のRAMのアドレスが選択され読出しモードと
なる。なお、読出しカウンタ１７のアドレス信号
が零のとき、表示器６の水平方向の表示位置が左
端となる。

このようにトリガ信号発生前（遅延カウンタ２
５の設定が零の場合）の１サイクルが表示器６に
表示されるが、表示内容は、たとえばトリガ・イ
ネーブル後の１サイクル以内にトリガ信号が発生
して書込みを停止したとしても必ず新しい第２デ
ータであり、古い第１データと混在することがな
い。場合により、上述の動作における消去モード
を省略してもよい。なお、CPU９、ポート２２、
制御回路２３及びアンドゲート２４は禁止回路を
構成する。

表示器６に表示される２つのチヤンネルの信号
波形は、例えば第３図Ａに示すようになるが、こ
れら２つの波形は、従来、垂直方向には独立して
移動できるものの、２つのチヤンネルに共通の掃
引信号を用いているため水平（時間軸）方向には
別々に移動できず常に一緒にしか移動できなかつ
た。それゆえ、第３図Ａに示す如く時間的にずれ
た２つの大きなパルス波形を、時間的に合わせて
見ることができなかつた。図中、CH１及びCH
２は、それぞれ第１及び第２チヤンネルを示す。
ところが、本発明では、第３図Ｂ及びＣに示すよ
うに、２つのチヤンネルの信号波形をどちらでも
自由に独立して水平方向にずらすことができ、か
つ、常に波形全体を表示することができる。すな
わち、バイアス・ラツチ回路１５，１６が記憶す
る書込み停止時のアドレスに１を加えたものを読
出しのスタート・アドレスにしているので、バイ
アス・ラツチ回路１６の記憶内容を変更すれば、
第２チヤンネルの読出し時のスタート点が変わ
り、第３図Ｂの如く表示される。バイアス・ラツ
チ回路１５の記憶内容を変更すれば、第１チヤン
ネル読出し時のスタート点が変わり、第３図Ｃの
如く表示される。こうして、両方又は一方の信号
波形全体を自由に水平方向に移動することが可能
になる。バイアス・ラツチ回路１５，１６の記憶
内容を変えるには、変更手段であるキーボード１
２により設定した値をCPU９及びバス１４を介
してバイアス・ラツチ回路に送つてもよいし、キ
ーボード１２の特定のキーを押続けている間、
CPU９によりバイアス・ラツチ回路１５及び１
６の記憶内容に対し１つずつ加算又は減算しても
良い。

また、たとえバイアス・ラツチ回路１５又は１
６の記憶内容を変更して表示を水平方向に移動し
ても、選択記憶回路３のRAMの全容量が読出さ
れるので、RAMに記憶されたすべての、すなわ
ち、１サイクル分のデータが常に表示される。こ
の場合、表示波形の時間関係が一部逆になること
に注意しなければならない。

なお、本発明は、上記の実施例に限らず、特許
請求の範囲に記載した発明の要旨を逸脱しない範
囲内において種々の変形・変更をすることができ
る。例えば、バイアス・ラツイ回路の記憶内容に
１を加えることは、場合によつては１を加えるこ
とを省略しても良い。この場合、読み出しカウン
タは0001から計数を開始する。また、本発明は、
トランジエント・デジタイザのほか、ロジツク・
アナライザにも適用することができる。更に、ア
ンド・ゲート２４を遅延カウンタ２５の後段に設
けても良い。

［発明の効果］ 以上説明したとおり、本発明によれば、記憶回
路に記憶された複数チヤンネルの入力信号を表示
器に表示する際、時間軸方向の表示位置を各チヤ
ンネル毎に独立に制御できる。よつて、各入力信
号の時間的に異なる部分を容易に比較することが
できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は本発明の一部の詳細ブロツク図、第３図は
本発明による信号表示例を示す図である。 ３：選択記憶回路、６：表示器、１２：キーボ
ード（変更手段）、１５，１６：バイアス・ラツ
チ回路、１７：読出しカウンタ、２０：加算回
路。

Claims (1)

1. 【特許請求の範囲】 １ 複数チヤンネルの入力信号を記憶する記憶回
   路と、 該記憶回路のアドレス信号を発生するカウンタ
   と、 上記記憶回路に記憶された上記入力信号を表示
   する表示器とを具えた信号表示装置において、 上記複数チヤンネルの各チヤンネル毎に夫々設
   けられた複数のバイアス・ラツチ回路と、 該バイアス・ラツチ回路の記憶内容を変更する
   変更手段と、 上記カウンタが発生するアドレス信号及び上記
   バイアス・ラツチ回路の記憶内容を加算する加算
   回路とを更に具え、 該加算回路の出力信号により上記記憶回路をア
   ドレス指定して、該記憶回路に記憶された上記入
   力信号を読出し、この読出した上記入力信号を上
   記表示器に表示し、上記変更手段により上記複数
   のバイアス・ラツチ回路の記憶内容を変更して、
   上記表示器に表示された上記入力信号の時間軸方
   向の表示位置を各チヤンネル毎に制御できること
   を特徴とする信号表示装置。