JPH04143847A - デュアルアクセスメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルアクセスメモリ回路、特に、２ｎビッ
トバスを有するメモリに対し、ｎビットバスしか持たな
いマスタがアクセスするとき、２つのマスタが同時にア
クセスすることが可能なデュアルアクセスメモリ回路に
関する。

〔従来の技術〕

従来１６ビットバスしが持たないマスタが３２ビットバ
スを持つメモリをアクセスする場合、メモリの下位１６
ビツト及び上位１６ビツトを片側ずつ使用していた。

〔発明が解決しようとする課題〕

上述した従来のメモリ回路は、３２ビットバスを持つメ
モリに対して、１６ビットバスしが持たないマスタがア
クセスするとき、メモリの下位１６ビットバス及び上位
１６ビットバスを片側ずつ使用しており、１つのマスタ
が一方の１６ビットバスをアクセスしている場合、他の
マスタはもう一方の１６ビットバスをアクセスすること
ができず効率が悪いという欠点がある。

〔課題を解決するための手段〕

本発明のデュアルアクセスメモリ回路は、ｎビットバス
しか持たないマスタが２ｎビットバスを持つメモリをア
クセスする場合、メモリの上位ｎビット・下位ｎビット
がそれぞれ個別にｎビットバスを有することによりメモ
リを２分割して使用し、マスタのアクセスするアドレス
を上位ｎビットか下位ｎビットかをを判断することによ
り、同時に２つのマスタがアクセスする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図で、１６
ビットバスを有するマスタが３２ビットバスを有するメ
モリをアクセスする場合を示す。

１６ビットバスを有するマスタ１．ｌａ、ｌｂから出力
された１６とットデータ２．２ａ、２ｂは、Ｈｉｇｈデ
ータバス側のドライバ３．３ａ。

３ｂ及びＬｏｗデータバス側のドライバ４．４ａ。

４ｂへ入力される。

ドライバ３．３ａ、３ｂ及び４．４ａ、４ｂではマスタ
から出力されるワードアドレスの最下位ビット５．５ａ
、５ｂを出力要求信号として使用することにより、マス
タから出力された１６ビツトデータをＬｏｗデータバス
６又はＨｉｇｈデータバス７のどちらかに出力する。

Ｌｏｗデータバス６及びＨｉｇｈデータバス７に入力さ
れた１６ビツトデータはＬｏｗバスアービタ８及びＨｉ
ｇｈバスアービタ９により選択され、それぞれメモリの
下位１６ビツト及び上位１６ビツトへ入力される。

〔発明の効果〕

以上説明したように本発明は、ｎビットバスを有するマ
スタが２ｎビットバスを有するメモリをアクセスする場
合、マスタがアクセスしようとしているアドレスを判別
する回路を有し、２ｎビツトメモリの上位ｎビット・下
位ｎビットがそれぞれ個別にｎビットバスを有し、メモ
リを２分割して使用することにより、２つのマスタが同
時にメモリにアクセスすることができ、処理速度を上げ
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・マスタ、２・・・１６ビツトデータ、３・・・
Ｈｉｇｈデータバス側ドライバ、４・・・Ｌｏｗデータ
バス側ドライバ、５・・・ワードアドレスの最下位ビッ
ト、６・・・Ｌｏｗデータバス、７・・・Ｈｉｇｈデー
タバス、８・・・Ｌｏｗバスアービタ、９・・・Ｈｉｇ
ｈバスアービタ、１０・・・メモリ。

Claims (1)

【特許請求の範囲】
1. ｎビットバスを有するマスタが２ｎビットバスを有する
   メモリをアクセスするデュアルアクセスメモリ回路にお
   いて、マスタがアクセスしているアドレスを判別するこ
   とにより、２つのマスタが同時にメモリをアクセスでき
   ることを特徴とするデュアルアクセスメモリ回路。