JPH0454552A - デュアルポートメモリアクセス方式 - Google Patents
デュアルポートメモリアクセス方式Info
- Publication number
- JPH0454552A JPH0454552A JP16366090A JP16366090A JPH0454552A JP H0454552 A JPH0454552 A JP H0454552A JP 16366090 A JP16366090 A JP 16366090A JP 16366090 A JP16366090 A JP 16366090A JP H0454552 A JPH0454552 A JP H0454552A
- Authority
- JP
- Japan
- Prior art keywords
- access
- cpu
- memory
- flag
- dual port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデュアルポートメモリのアクセス方式〔従来の
技術〕 従来においては、２つのＣＰＵ間で共通のデュアルポー
トメモリを使用する場合、前記デュアルポートメモリに
対する各ＣＰＵのアクセスは、互いに何らの調整もなさ
れずに行われている。
技術〕 従来においては、２つのＣＰＵ間で共通のデュアルポー
トメモリを使用する場合、前記デュアルポートメモリに
対する各ＣＰＵのアクセスは、互いに何らの調整もなさ
れずに行われている。
したがって、従来において２つのＣＰＬＩが共通のデュ
アルポートＲＡＭをアクセスする場合には、一方のＣＰ
ＵがデュアルポートＲＡＭに書き込みを行っている時に
、他方のＣＰＬＩが前記一方のＣＰＵが書き込み中の同
一番地を読み出そうとする事態が生し、この際読み出し
たデータが変化する恐れがあるという不都合があった。
アルポートＲＡＭをアクセスする場合には、一方のＣＰ
ＵがデュアルポートＲＡＭに書き込みを行っている時に
、他方のＣＰＬＩが前記一方のＣＰＵが書き込み中の同
一番地を読み出そうとする事態が生し、この際読み出し
たデータが変化する恐れがあるという不都合があった。
本発明は、このような不都合を解消したデュアルポート
メモリのアクセス方式を捷供することを目的とする。
メモリのアクセス方式を捷供することを目的とする。
この目的を達成するために本発明は、デュアルポートメ
モリ内にアクセスフラグを設け、複数のＣＰＵのうちこ
のアクセスフラグにアクセス権が設定されたＣＰＵが前
記メモリをアクセスし得るようになし、アクセスした前
記ＣＰＵはアクセス終了後に前記アクセスフラグを他の
ＣＰＵにアクセス権があるように更新するよう構成した
ものである。また、この構成に加えて、調停回路を設け
、複数のＣＰＵから同時に前記メモリの同一番地にアク
セスがなされた場合に、前記アクセスフラグにおけるア
クセス権の設定状態に関わりなく、前記調停回路によっ
てあらかじめ決められた優先権のあるＣＰＵ側のバスを
選択し、このバスを介して接続されている前記優先権の
あるＣＰＵにアクセス権を与えるように構成してもよい
。
モリ内にアクセスフラグを設け、複数のＣＰＵのうちこ
のアクセスフラグにアクセス権が設定されたＣＰＵが前
記メモリをアクセスし得るようになし、アクセスした前
記ＣＰＵはアクセス終了後に前記アクセスフラグを他の
ＣＰＵにアクセス権があるように更新するよう構成した
ものである。また、この構成に加えて、調停回路を設け
、複数のＣＰＵから同時に前記メモリの同一番地にアク
セスがなされた場合に、前記アクセスフラグにおけるア
クセス権の設定状態に関わりなく、前記調停回路によっ
てあらかじめ決められた優先権のあるＣＰＵ側のバスを
選択し、このバスを介して接続されている前記優先権の
あるＣＰＵにアクセス権を与えるように構成してもよい
。
アクセスフラグでアクセス権が与えられた一つのＣＰＵ
のみがデュアルポートメモリをアクセス可能であり、こ
のアクセス時には、他のＣＰＵは前記メモリをアクセス
することができない。また、調停回路が設けられた場合
には、複数のＣＰＵがら同時にメモリの同一番地にアク
セスがなされた場合に、前記調停回路があらかしめ決め
られた優先権のあるＣＰＵ側のバスを選択することによ
って、前記アクセスフラグにおけるアクセス権の設定状
態に関わりなく、前記優先権のあるＣＰＵにアクセス権
が与えられる。このようにして、常に一つのＣＰＬＩだ
けがメモリに対してアクセスすることになる。そして、
前記ＣＰＵはアクセス終了後に、前記アクセスフラグを
他のＣＰＵにアクセス権を設定するよう更新する。
のみがデュアルポートメモリをアクセス可能であり、こ
のアクセス時には、他のＣＰＵは前記メモリをアクセス
することができない。また、調停回路が設けられた場合
には、複数のＣＰＵがら同時にメモリの同一番地にアク
セスがなされた場合に、前記調停回路があらかしめ決め
られた優先権のあるＣＰＵ側のバスを選択することによ
って、前記アクセスフラグにおけるアクセス権の設定状
態に関わりなく、前記優先権のあるＣＰＵにアクセス権
が与えられる。このようにして、常に一つのＣＰＬＩだ
けがメモリに対してアクセスすることになる。そして、
前記ＣＰＵはアクセス終了後に、前記アクセスフラグを
他のＣＰＵにアクセス権を設定するよう更新する。
以下、本発明の好適な一実施例を添付図面に基づいて詳
細に説明する。ここにおいて、第１図は全体構成を示す
概略的なブロック図、第２図はメインＣＰＵのアクセス
動作を示すフローチャート、第３図はサブＣＰＵのアク
セス動作を示すフローチャートである。
細に説明する。ここにおいて、第１図は全体構成を示す
概略的なブロック図、第２図はメインＣＰＵのアクセス
動作を示すフローチャート、第３図はサブＣＰＵのアク
セス動作を示すフローチャートである。
第１図に示すように、メインＣＰＵ１とサブＣＰＬＩ２
は、それぞれ調停回路３にアドレスバス及びデータバス
を介して接続されている。前記調停回路３はデュアルポ
ートメモリである共通ＲＡＭ４にアドレスバス及びデー
タバスを介して接続され、また、図示してはいないが、
前記共通ＲＡＭ４にはアクセスフラグが設けられている
。前記アクセスフラグは、前記メインＣＰＵＩと前記サ
ブＣＰＬ１２のどちらに前記共通ＲＡＭ４に対するアク
セス権があるかを設定するためのものである。
は、それぞれ調停回路３にアドレスバス及びデータバス
を介して接続されている。前記調停回路３はデュアルポ
ートメモリである共通ＲＡＭ４にアドレスバス及びデー
タバスを介して接続され、また、図示してはいないが、
前記共通ＲＡＭ４にはアクセスフラグが設けられている
。前記アクセスフラグは、前記メインＣＰＵＩと前記サ
ブＣＰＬ１２のどちらに前記共通ＲＡＭ４に対するアク
セス権があるかを設定するためのものである。
また、前記調停回路３は、前記メインＣＰＵＩと前記サ
ブＣＰＵ２から同時に前記共通ＲＡＭ４の同一番地にア
クセスがなされた場合に、前記アクセスフラグにおける
アクセス権の設定状態、すなわち前記アクセスフラグに
いずれのＣＰＵＩ、２のアクセス権が設定されているか
、に関わりなく、前記サブＣＰＵ２例のバスを選択して
これを有効とすることにより、前記シブＣＰＵ２の要求
を受付け、前記メインＣＰＵＩの要求をキャンセルする
よう構成されている。このように、本実施例ではサブＣ
ＰＵ２が優先権を有するものである。
ブＣＰＵ２から同時に前記共通ＲＡＭ４の同一番地にア
クセスがなされた場合に、前記アクセスフラグにおける
アクセス権の設定状態、すなわち前記アクセスフラグに
いずれのＣＰＵＩ、２のアクセス権が設定されているか
、に関わりなく、前記サブＣＰＵ２例のバスを選択して
これを有効とすることにより、前記シブＣＰＵ２の要求
を受付け、前記メインＣＰＵＩの要求をキャンセルする
よう構成されている。このように、本実施例ではサブＣ
ＰＵ２が優先権を有するものである。
次に、第２図に基づいて、メインＣＰＵＩの共通ＲＡＭ
４に対するアクセス動作を説明する。
４に対するアクセス動作を説明する。
まず、共通ＲＡＭ４のアクセスフラグにおけるアクセス
権の設定状態を読み出しくステップ１゜工）、メインＣ
ＰＵＩに前記共通ＲＡＭ４のアクセス権があるかどうか
を判断する（ステップ１゜２）、ここで、アクセス権が
ないと判断すればステップ１０１に戻り、ステップ１０
２でアクセス権があると判断するまで待機状態となる。
権の設定状態を読み出しくステップ１゜工）、メインＣ
ＰＵＩに前記共通ＲＡＭ４のアクセス権があるかどうか
を判断する（ステップ１゜２）、ここで、アクセス権が
ないと判断すればステップ１０１に戻り、ステップ１０
２でアクセス権があると判断するまで待機状態となる。
一方、前記ステップ１０２でアクセス権があると判断す
ると、ステップ１０３に進んで、メインＣＰＬ１１は前
記共通ＲＡＭ４をアクセスし、所定のデータの読み出し
、あるいは書き込みを行う、このメインＣＰＵＩによる
前記共通ＲＡＭ４へのアクセスが終了すると、前記メイ
ンＣＰＵＩは、アクセスフラグにサブＣＰＵ２のアクセ
ス権を設定しくステップ１０４）、続いて前記アクセス
フラグのアクセス権の設定状態を読み出して（ステップ
１０５）、サブＣＰＵ２が共ｉ１１ＲＡＭ４をアクセス
し得るかどうかの確認を行う （ステップ１０６）。
ると、ステップ１０３に進んで、メインＣＰＬ１１は前
記共通ＲＡＭ４をアクセスし、所定のデータの読み出し
、あるいは書き込みを行う、このメインＣＰＵＩによる
前記共通ＲＡＭ４へのアクセスが終了すると、前記メイ
ンＣＰＵＩは、アクセスフラグにサブＣＰＵ２のアクセ
ス権を設定しくステップ１０４）、続いて前記アクセス
フラグのアクセス権の設定状態を読み出して（ステップ
１０５）、サブＣＰＵ２が共ｉ１１ＲＡＭ４をアクセス
し得るかどうかの確認を行う （ステップ１０６）。
ここで、前記ＣＰＵ２にアクセス権がないと判断すれば
、ステップ１０４に戻って再び上述した動作を繰り返す
一方、前記ステップ１０６でサブＣＰＵ２にアクセス権
があると判断すれば、動作を終了する。
、ステップ１０４に戻って再び上述した動作を繰り返す
一方、前記ステップ１０６でサブＣＰＵ２にアクセス権
があると判断すれば、動作を終了する。
続いて、第３図に基づきサブＣＰＵ２の共通ＲＡＭ４に
対するアクセス動作を説明する。
対するアクセス動作を説明する。
まず、共通ＲＡＭ４のアクセスフラグにおけるアクセス
権の設定状態を読み出して（ステップ２０１）、サブＣ
ＰＵ２に前記共通ＲＡＭ４のアクセス権があるかどうか
を判断する（ステップ２０２）、ここで、アクセス権が
ないと判断すればステップ２０１に戻り、ステップ２０
２でアクセス権があると判断するまで待機状態となる。
権の設定状態を読み出して（ステップ２０１）、サブＣ
ＰＵ２に前記共通ＲＡＭ４のアクセス権があるかどうか
を判断する（ステップ２０２）、ここで、アクセス権が
ないと判断すればステップ２０１に戻り、ステップ２０
２でアクセス権があると判断するまで待機状態となる。
一方、前記ステップ２０２でアクセス権があると判断す
ると、ステップ２０３に進んで、サブＣＰＬ１２は前記
共通ＲＡＭ４をアクセスし、所定のデータの読み出し、
あるいは書き込みを行う、このサブＣＰＵ２による前記
共通ＲＡＭ４へのアクセスが終了すると、前記サブＣＰ
Ｕ２は、アクセスフラグにメインＣＰＵＩのアクセス権
を設定して（ステップ２０４）、動作を終了する。
ると、ステップ２０３に進んで、サブＣＰＬ１２は前記
共通ＲＡＭ４をアクセスし、所定のデータの読み出し、
あるいは書き込みを行う、このサブＣＰＵ２による前記
共通ＲＡＭ４へのアクセスが終了すると、前記サブＣＰ
Ｕ２は、アクセスフラグにメインＣＰＵＩのアクセス権
を設定して（ステップ２０４）、動作を終了する。
ここで、メインＣＰＬＩＩとサブＣＰＵ２から同時に共
通ＲＡＭ４の同一番地にアクセスがなされた場合には、
アクセスフラグにおけるアクセス権の設定状態に関わり
なく、調停回路３により優先権を存する前記サブＣＰＵ
２例のバスが選択されて有効となり、前記サブＣＰＵ２
の要求が受付けられ、前記メインＣＰＵＩの要求はキャ
ンセルされる。そして、前記メインＣＰＵＩは前記サブ
ＣＰＵ２のアクセスが終了して、前記共通ＲＡＭ４のア
クセスフラグにメインＣＰＵＩのアクセス権が設定され
るまで、待機状態となる。
通ＲＡＭ４の同一番地にアクセスがなされた場合には、
アクセスフラグにおけるアクセス権の設定状態に関わり
なく、調停回路３により優先権を存する前記サブＣＰＵ
２例のバスが選択されて有効となり、前記サブＣＰＵ２
の要求が受付けられ、前記メインＣＰＵＩの要求はキャ
ンセルされる。そして、前記メインＣＰＵＩは前記サブ
ＣＰＵ２のアクセスが終了して、前記共通ＲＡＭ４のア
クセスフラグにメインＣＰＵＩのアクセス権が設定され
るまで、待機状態となる。
このように、常にメインＣＰＵＩかサブＣＰＵ２かのい
ずれか一方のみが、共通ＲＡＭ４をアクセスすることが
できる。
ずれか一方のみが、共通ＲＡＭ４をアクセスすることが
できる。
なお、本発明は上述した実施例に限定されず、例えば、
共通ＲＡＭ４の同一番地にメインＣＰＵ１とサブＣＰＵ
２から同時にアクセスがなされた場合の優先権は、前記
メインＣＰＵＩに与えてもよい、また、ＣＰＵは２つに
限らず３つ以上でもよいものである。
共通ＲＡＭ４の同一番地にメインＣＰＵ１とサブＣＰＵ
２から同時にアクセスがなされた場合の優先権は、前記
メインＣＰＵＩに与えてもよい、また、ＣＰＵは２つに
限らず３つ以上でもよいものである。
以上説明したところで明らかなように、本発明によれば
、デュアルポートメモリに対して、常に一つのＣＰＵの
みがアクセスできるように構成したので、一つのＣＰＵ
がメモリに書き込みを行っている際に他のＣＰＵがこの
書き込みを行っている同一番地を読み出すことがなく、
メモリに格納しているデータが読み出しに際して変化す
る恐れがないという効果を奏する。
、デュアルポートメモリに対して、常に一つのＣＰＵの
みがアクセスできるように構成したので、一つのＣＰＵ
がメモリに書き込みを行っている際に他のＣＰＵがこの
書き込みを行っている同一番地を読み出すことがなく、
メモリに格納しているデータが読み出しに際して変化す
る恐れがないという効果を奏する。
図は本発明の好適な一実施例を示し、第１図は全体構成
を示す概略的なブロック図、第２図はメインＣＰＵのア
クセス動作を示すフローチャート、第３閏はサブＣＰＵ
のアクセス動作を示すフローチャートである。 ｌ・・・メインＣＰＵ ２・・・サブＣＰＵ
３・・・調停回路 ４・・・共通ＲＭ
を示す概略的なブロック図、第２図はメインＣＰＵのア
クセス動作を示すフローチャート、第３閏はサブＣＰＵ
のアクセス動作を示すフローチャートである。 ｌ・・・メインＣＰＵ ２・・・サブＣＰＵ
３・・・調停回路 ４・・・共通ＲＭ
Claims (2)
- （１）デュアルポートメモリ内にアクセスフラグを設け
、複数のＣＰＵのうち前記アクセスフラグにアクセス権
が設定されたＣＰＵが前記メモリをアクセスし得るよう
になし、アクセスした前記ＣＰＵはアクセス終了後に前
記アクセスフラグを他のＣＰＵにアクセス権があるよう
に更新するよう構成したことを特徴とするデュアルポー
トメモリアクセス方式。 - （２）デュアルポートメモリ内にアクセスフラグを設け
、複数のＣＰＵのうち前記アクセスフラグにアクセス権
が設定されたＣＰＵが前記メモリをアクセスし得るよう
になし、アクセスした前記ＣＰＵはアクセス終了後に前
記アクセスフラグを他のＣＰＵにアクセス権があるよう
に更新するよう構成する一方、調停回路を設け、複数の
ＣＰＵから同時に前記メモリの同一番地にアクセスがな
された場合に、前記アクセスフラグにおけるアクセス権
の設定状態に関わりなく、前記調停回路によって、あら
かじめ決められた優先権のあるＣＰＵにアクセス権を与
えるよう構成したことを特徴とするデュアルポートメモ
リアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16366090A JPH0454552A (ja) | 1990-06-21 | 1990-06-21 | デュアルポートメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16366090A JPH0454552A (ja) | 1990-06-21 | 1990-06-21 | デュアルポートメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454552A true JPH0454552A (ja) | 1992-02-21 |
Family
ID=15778164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16366090A Pending JPH0454552A (ja) | 1990-06-21 | 1990-06-21 | デュアルポートメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454552A (ja) |
-
1990
- 1990-06-21 JP JP16366090A patent/JPH0454552A/ja active Pending
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