JPH041439B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シフト・レジスタ、特に、ラツチの
配列がより能率的であるシフト・レジスタに関す
る。

［従来の技術］ 遅延要素や、高速線形メモリや、ハードウエア
のプログラム及び診断情報の抽出用のデータ転送
器や、その他のデジタル回路の設計において、シ
フト・レジスタは、多くのアプリケーシヨンに利
用されている。

シフト・レジスタを実現する最も一般的な方法
は、ラツチを用いることである。最も一般的なラ
ツチを基本としたシフト・レジスタにおいて、各
ラツチのＤ入力端を前段のラツチのＱ出力端に接
続し、他の総てのラツチのイネーブル入力端にシ
ステム・クロツクの逆相を供給する。クロツク位
相毎にラツチ位置を１つ分だけデータがシフト
し、新たな入力データは、１つのクロツク位相の
終わりで読み取られ、新たな出力データが逆のク
ロツク位相で出力端にて利用可能である。この技
術における隣接したラツチの各対は、構造的に
は、マスタ・スレーブ・フリツプ・フロツプと等
価であるので、シフト・レジスタのこの標準的な
実用例は、一連のフリツプ・フロツプで構成され
たものと等価である。

［発明が解決しようとする課題］ この通常のアプローチのある場合における欠点
は、ラツチの半分がトラツク・モードであるの
で、特定のデータを蓄積できないことであるが、
ラツチの他の半分に蓄積されたデータは丁度複製
されたものになる。よつて、Ｎビツトの遅延回路
又はメモリを構成するには、2N個のラツチが必
要である。これは、Ｎの値が小さければ問題でな
いが、大型のシフト・レジスタでは、問題が大き
くなる。

シフト・レジスタを構成する一般的ではない他
の従来技術でも、この問題がある。この従来技術
では、Ｎビツト・シフト・レジスタがＮ＋１ビツ
ト・デユアル・ポートRAM及び適切なアドレ
ス・カウンタを用いて実現する。１つのポートを
用いてRAMに新たなデータ・ビツトを書き込む
一方、他のポートは、配列から連続データ・ビツ
トを読み出す。アドレス・カウンタをクロツク・
サイクル毎に増分するので、次のサイクルにおい
て、前の出力を蓄積した位置に新たなデータ入力
を書き込む。この従来技術は、Ｎビツト・レジス
タに対してわずかＮ＋１個の蓄積要素を必要とす
るが、アドレス・カウンタや、読み出し及び書き
込み増幅器などの複雑な構成も必要とするので、
Ｎが非常に大きな値に対してのみ実用的である。

これら２つの方法の折束が可能で、夫々がＮの
極端な値及び他の値、即ち任意のＮの値に有効な
技術が望まれている。

したがつて、本発明の目的は、２×Ｎ個より少
ないラツチを用い（Ｎはシフト・レジスタのビツ
ト容量）、システム・クロツクに対する伝搬遅延
が少ないシフト・レジスタの提供にある。

［課題を解決するための手段及び作用］ 本発明のシフト・レジスタは、ｍ相のクロツク
信号を用いる。なお、ｍは２より大きい偶数であ
る。ラツチは、１つの長いラツチ群（ストリン
グ）の代わりに、長さが2N／（ｍ−１）である
ｍ／２個のラツチ群で構成する。これらラツチ群
は、１組の多相クロツクを受けるが、２位相分だ
け互いにオフセツトされる。出力におけるマルチ
プレクサは、多数のラツチ群からのデータを１つ
の直列出力の流れに戻すので、出力ビツトが入力
におけるデータの順序と同じになる。別の方法で
は、高又は低レベルの期間がシステム・クロツク
の完全な１周期であるｍ相クロツク・パルスによ
りクロツクされ、長さがＮ／（ｍ−１）であるｍ
個のラツチ群を用いる。この方法では、ラツチ群
を、１組の多相クロツクへの接続に対して単一位
相分だけ互いにオフセツトする。

［実施例］ ラツチを用いたシフト・レジスタを実現する従
来技術では、２相のクロツク信号、即ち、同じク
ロツク信号の逆極性に基づいており、2N個のラ
ツチが実効長Ｎのシフト・レジスタとなる。よつ
て、18ビツト・シフト・レジスタでは、36個のラ
ツチが必要である。しかし、本発明では、ラツチ
の数を減少できる。

第１Ａ図は、各々が12個のラツチを有する２個
のラツチ群及び４相クロツクを用いた本発明の18
ビツト・シフト・レジスタを示す。この実施例で
は、わずか24個のラツチ（ラツチは、矩形ブロツ
クで示し、１個のみ各端子の記号を示す）と、１
個のマルチプレクサ（台形のブロツクで示す）
と、４相クロツク信号源とが必要である。４相の
クロツクに対して、このようにラツチを配置する
ことにより、12個分のラツチが少なくて済む。Ｎ
の値が小さいと、この節約できる数は小さい。し
かし、Ｎの値が大きいと、マルチプレクサ及び多
相クロツク信号源回路を複雑にする以上に、節約
できるラツチの数も非常に多くなる。

第１Ｂ図は、第１Ａ図のシフト・レジスタのク
ロツク信号及びマルチプレクサ出力選択信号の部
分的なタイミング図である。マルチプレクサ出力
選択信号Ｓは、システム・クロツクCKの半分の
周波数で動作し、このマルチプレクサのＱ出力
は、２個のラツチ群の出力が交互に選択される。
すなわち、上側のラツチ群の出力は、位相１及び
位相２のクロツクにおいて発生し、下側のラツチ
群の出力は、位相３及び位相４のクロツクで発生
する。

ｍ相のクロツクＱの各々の継続期間（高レベル
期間）は、システム・クロツクの周期の半分であ
るので、この４相の完全な１サイクルは、システ
ム・クロツクの２サイクルである。これにより、
ラツチに必要な速度は、標準シフト・レジスタの
設計に必要な速度よりも大幅に早くする必要はな
い。

ビツトがラツチ群の下流に１ラツチだけ移動す
ると、これらビツトは、各位置（ラツチ位置）で
３クロツク位相分だけ留まる。よつて、これら
は、システム・クロツクの３サイクルにつき２つ
の位置の速度で、ラツチ群を進む。そして、各ラ
ツチ群の長さは、わずか2N／（ｍ−１）、この場
合、２×18／（４−１）＝12なので、各ラツチ群
の実効長は、全体の長さＮの2/3である。よつて、
各ビツトは、Ｎの長さの2/3のラツチ群を2/3の速
度で移動するので、各ビツトは、システム・クロ
ツクのＮサイクル期間中シフト・レジスタに保持
される。

第２Ａ図は、本発明の他の実施例のブロツク図
である。この実施例では、24個のラツチ（矩形の
ブロツク）と、１個のマルチプレクサ（台形のブ
ロツク）と、８相のクロツク信号源とを用いて、
実効長21ビツトのシフト・レジスタを構成してい
る。従来技術を用いた21ビツト・シフト・レジス
タでは、42個のラツチを必要とする。しかし、本
発明の構成でラツチを配置することにより、８相
クロツク発生器、マルチプレクサ、及びその選択
信号を必要とするが、18個のラツチを節約でき
る。

一般的な規則について上述したが、ｍ＝８で、
４個のラツチ群（ｍ／２）が必要であり、各ラツ
チ群が2N／（ｍ−１）のラツチを含んでいる。
Ｎ＝21及びｍ＝８では、これは、42/7、即ち、１
ラツチ群当たり６個のラツチとなる。各ラツチ
は、クロツク位相が異なり、前段のラツチに対し
て位相が進む。各ラツチ群の第１ラツチは、次の
ラツチ群へのクロツクに対して２位相分進んだ
（又は遅れた）クロツク位相によりクロツクされ
る。

第２Ｂ図は、第２Ａ図の動作を説明する波形図
である。２つのマルチプレクサ出力選択信号Ｓ０
及びＳ１により、マルチプレクサは、４個のラツ
チ群の出力を巡回させる。すなわち、最上部のラ
ツチ群出力が位相３クロツクＯ３及び位相４クロ
ツクＯ４で発生し、上側２番目（中間上側）のラ
ツチ群出力が位相５クロツクＯ５及び位相６クロ
ツクＯ６で発生し、中間下側のラツチ群出力が位
相７クロツクＯ７及び位相８クロツクＯ８で発生
し、下側のラツチ群出力が位相１クロツクＯ１及
び位相２クロツクＯ２で発生する。ｍ位相クロツ
クの各々の継続時間（高レベル期間）は、システ
ム・クロツク周期の半分であるので、８位相の完
全な１サイクルは、システム・クロツクの４サイ
クル分である。

ビツトが、ラツチ群の１つ次段に移動するの
で、これらは、各ラツチ位置に７クロツク位相分
の間留まり、次のラツチをイネーブルする位相ク
ロツクを待つ。よつて、任意の群内の６個のラツ
チの長さを移動するには、８位相クロツク分、即
ち、システム・クロツクの21サイクル分かかり、
全体のシフト・レジスタの実効長Ｎを21にする。

所望のＮがｍ−１の正数倍である場合に本発明
を適用するには、一般的には、そのまま用いる。
しかし、他の場合には、いくらか変更しなければ
ならない。これは、2N／（ｍ−１）が整数でな
ければならず、また、ｍが偶数でなければならな
いためである。2N／（ｍ−１）が整数でなけれ
ばならないので、各ラツチ群は、整数のラツチを
具えている。そして、ラツチ群の数を決めるｍ／
２が整数でなければならないので、ｍは偶数でな
ければならない。

例えば、総合実効長は、Ｎ＝17が望ましいなら
ば、この結果を達成するために、Ｎ及びｍのどの
ような選択を行うかが問題である。ｍ＝２の場合
に用いる任意の選択により、2N個のラツチの単
一行の従来の解決法となり、効率が得られない。
また、ｍの値よりも大きければ、ｍ＝18まで、所
望の解決法はない。また、これは、各々が
（2N／（ｍ−１）である２個のラツチである９個
のラツチ群（ｍ／２）を必要とする解決法であ
り、18クロツク位相が必要となる（ｍ＝18）。す
なわち、ほとんどのアプリケーシヨンには、扱い
にくい解決法である。

しかし、実効長がＮ＝17のシフト・レジスタを
達成するには、２つの別な方法がある。これら
は、共に本発明によるシフト・レジスタを含む。
しかし、一方の方法は、短すぎるシフト・レジス
タ（ビツト長の足らないシフト・レジスタ）を用
い、他方の方法は、長すぎるシフト・レジスタ
（ビツト長の余るシフト・レジスタ）を用いる。
これら両方の場合、調整を行つて、シフト・レジ
スタの実効長を正しくする。

「短か過ぎるシフト・レジスタ」による解決法
は、短い側で次に最も近い都合のよい大きさを見
つけ、充分なラツチを出力に付加して、所望のビ
ツト長を達成する。すなわち、ビツト長の短いも
のに対して、従来のシフト・レジスタを出力に付
加する。所望のＮが17である上述の例において、
これは、Ｎ＝15のビツト長の本発明による改良さ
れたシフト・レジスタを用い、４個のラツチをマ
ルチプレクサの出力に付加することである。Ｎ＝
15の設計では、比較的素直に達成でき、ｍ＝４及
びＮ＝15で、夫々が４クロツク位相及び20個のラ
ツチを必要とする10個のラツチの２個のラツチ群
の設計となる。マルチプレクサの出力の付加した
４個のラツチにより、この解決法は、全部で24個
のラツチを必要とする。これでも、依然、34個の
ラツチ（２×17）を必要とする2N個のラツチ解
決法に対して10個のラツチを節約できる。

「長過ぎるシフト・レジスタ」による解決法
は、長い側で次に最も近い都合のよい大きさを見
つけ、マルチプレクサの出力を計時して、その結
果のシフト・レジスタの実効長を短くし、各群の
最終ラツチを早めに読み取る。Ｎの所望値が17で
ある上述の例の場合、これは、（第１Ａ図に示し、
上述した如く）Ｎ＝18の長さの本発明による改良
されたシフト・レジスタを用い、別のマルチプレ
クサ出力選択信号を発生して、両方のラツチ群の
最終ラツチのラツチを、クロツク・サイクルだけ
前に利用可能にする。実効長17になる別のマルチ
プレクサ出力選択信号を、第１Ｂ図の下側にAH
−Ｓとして示す。この方法も、24個のラツチを必
要とし、従来の方法に対して10個のラツチを節約
できる。

第３図は、本発明の他の実施例のブロツク図で
ある（なお、矩形及び台形ブロツクは、第１Ａ及
び第２Ａ図と同じである）。適当な点でラツチ群
を中断して、マルチプレクサ１０及び２０を挿入
することにより、出力タツプ及びデータ挿入を達
成している。この場合、シフト・レジスタの長さ
に沿つたある点に出力タツプを設けるのが望まし
いならば、両方のラツチ群を所望点で中断し、マ
ルチプレクサ１０を挿入する。このシフト・レジ
スタの残りが、マルチプレクサ１０の出力を受け
る。すなわち、第３図に示す如く、他のマルチプ
レクサ２０を付加して、データ挿入に用いる。こ
の形式のタツプ及びデータ挿入は、シフト・レジ
スタの有効長に沿つて（ｍ−１）倍のある整数で
ある位置にて、最も都合よく動作する。上述の２
つの方法の一方を用いて、他の位置のタツプを実
現できるよにするが、これら技術を用いることに
より、全体のシフト・レジスタの有効長及びタツ
プの位置を変更する。

第３図のシフト・レジスタの左半分において、
並列タツプ・マルチプレクサ３０を用いて、邪魔
にならないタツプを実現できる。この方法を用い
た場合、全体のシフト・レジスタにわたる遷移時
間を変更することなく、選択信号SDのタイミン
グを用いて、タツプTAP−１の遅延をシフトで
きる。この方法により、２個の直列マルチプレク
サ及びそれらの伝播遅延を付加することにより生
じるいかなるタイミング問題も避ける。

第３図に左側は、ラツチの各群におけるマルチ
プレクサ４０，５０を用いることにより、データ
挿入を行う別の方法を示している。これは、マル
チプレクサ１０及び２０を有するシフト・レジス
タを中断することによる２つの伝播遅延に比較し
て、各データ路に単一の伝播遅延のみが生じる。
しかし、これは、ｍ−１の整数倍であるシフト・
レジスタの実効長に沿つた位置において動作する
だけの技術である。

従来のシフト・レジスタと共にしばしば用いら
れる技術の１つは、これらの２つの並列に用い
て、実行速度を倍にする。高速入力データを２個
の並列のシフト・レジスタ間でデマルチプレクツ
スできるので、総ての奇数ビツトがそれらの１つ
となる一方、総ての偶数ビツトが他方となる。こ
れを行うとき、シフト・レジスタの各々は、半分
の長さで、同じ全体容量にできる。データが読み
出されたとき、２個の並列シフト・レジスタの出
力をデマルチプレツクスすることにより、入力デ
ータの流れを再構築できる。読出しは、しばしば
低速で行うので、回路の下流は、より都合のよい
速度で動作できる。この配列のブロツク図は、本
発明と同様になるが、この配列は、依然、Ｎビツ
ト・シフト・レジスタを実現するのに2N個のラ
ツチを必要とする。

第４Ａ図は、本発明の更に他の実施例のブロツ
ク図（矩形及び台形ブロツクは、上述の実施例
と、同じ）であり、第４Ｂ図は、第４Ａ図の動作
説明用波形図である。本発明のシフト・レジスタ
を用いて、上述の高速動作と同じ技術を適用でき
る。第４Ａ図に示すように、本発明による２分の
１の長さのシフト・レジスタを並列に配置し、第
４Ｂ図に示すように、システム・クロツクCLK
の完全な１サイクルの（高レベル）期間の位相ク
ロツクを適用すると、各ラツチに必要な速度を半
分にでき、その結果のシフト・レジスタの全体的
なスループツトを２倍にできる。本発明のこの実
施例は、システム・クロツクの完全な１周期であ
るｍ相クロツク・パルスがクロツクする長さＮ／
（ｍ−１）のｍ個のラツチ群を用いる。この実施
例において、１組の多相クロツクに関連した単一
位相だけ、ラツチ群を互いにオフセツトする。

第５図は、ｍ相のクロツクを発生するのに用い
るシフト・レジスタを示す。本発明を実現するの
に必要なｍ相クロツク信号の簡単で効果的な信号
源が、逆方向に動作するシフト・レジスタから得
ることができる。このｍ相クロツク発生を実現す
るのに用いるシフト・レジスタは、従来のもので
も、本発明によるものでもよいが、第５図では、
簡単のため、従来のシフト・レジスタを用いた原
理を示す。ｍ相クロツクが供給されるラツチ配列
のイネーブル線を、ｍ相クロツク発生シフト・レ
ジスタの各々のＱ出力及び非イネーブル入力の論
理積により駆動する。右から左に伝わるｍ相クロ
ツク信号を発生するには、ｍ／２クロツク・サイ
クル毎に、右側のｍ相クロツク発生シフト・レジ
スタにロジツク「１」を供給する。

第５図のｍ相クロツク発生信号源は、システ
ム・クロツクの２分の１サイクルに等しい期間の
ｍ相クロツク信号を発生する。これを適用して、
システム・クロツクの完全な１サイクルの期間の
ｍ相クロツク信号を発生して、第４Ａ図に示す本
発明の２倍の幅で半分の長さの実施例をクロツク
するのに適するｍ相クロツクを発生するには、ｍ
相クロツク発生シフト・レジスタのクロツク入力
を２で分周すべきである。１個のｍ相クロツク発
生シフト・レジスタを用いて多くの並列データ・
シフト・レジスタを制御するならば、個々のシフ
ト・レジスタにかかるコストが減少する。

上述したシフト・レジスタを基本にしたｍ相ク
ロツク発生技術は、そのアーキテクチヤより非常
に望ましい特性を有する。ｍ相クロツク発生シフ
ト・レジスタへの入力「１」の印加が半分とな
り、その入力がロジツク「０」に維持されるなら
ば、レジスタが「フラツシユ・アウト」されるよ
うに、ｍ相クロツク出力は、右から左にシヤフ
ト・ダウンする。これが生じるので、データ・レ
ジスタ配列内の冗長なデータは、右側に詰め込ま
れる。

従来のシフト・レジスタにおいて、ラツチの半
分は、全時間、冗長なデータを保持する。本発明
のシフト・レジスタにおいては、ラツチの１／ｍ
が任意の時間に冗長データを保持する。上述の如
く、本発明のシフト・レジスタが、逆方向に動作
している他のシフト・レジスタからのクロツクを
供給される場合、このシヤツトダウン法は、クロ
ツク発生レジスタがフラツシユ・アウトすると、
冗長データを圧縮するので、潜在する非効率性を
なくす。

上述の特性は、多数ビツト情報のデータ取り込
みの如きアプリケーシヨンにおいて、非常に有効
である。本発明によるシフト・レジスタのＮビツ
トの長さに構成された線形メモリがデータを連続
的に取り込み、トリガが発生するならば、メモリ
は、プリトリガ情報のＮ×（ｍ−１）／ｍビツト、
及び冗長データＮ／ｍビツトを含んでいる。クロ
ツク位相の最後の循環が終わるように、逆方向動
作のｍ相クロツク発生シフト・レジスタへの
「１」の入力がトリガにより停止すると、冗長デ
ータのＮ／ｍビツトを圧縮して、ポスト・トリガ
情報のＮ／ｍビツトと置換する。

［発明の効果］ 上述の如く、本発明によれば、２×Ｎ個より少
ないラツチを用い（Ｎはシフト・レジスタのビツ
ト容量）、システム・クロツクに対する伝搬遅延
が少ないシフト・レジスタが実現できる。

【図面の簡単な説明】

第１Ａ図は、４相クロツク及び夫々が12個のラ
ツチの２個のラツチ群を用いた本発明による18ビ
ツト・シフト・レジスタのブロツク図、第１Ｂ図
は、第１Ａ図に示すシフト・レジスタのクロツク
信号及びマルチプレクサ出力制御信号のタイミン
グ図、第２Ａ図は、８相クロツク及び夫々が６個
のラツチの４個のラツチ群を用いた本発明による
21ビツト・シフト・レジスタのブロツク図、第２
Ｂ図は、第２Ａ図に示すシフト・レジスタ用のク
ロツク信号及びマルチプレクサ出力選択信号のタ
イミング図、第３図は、２つの形式の出力タツプ
及びデータ挿入点を有する本発明による18ビツ
ト・シフト・レジスタのブロツク図、第４Ａ図
は、２個の並列部分に分割して高速動作を可能に
した本発明による18ビツト・シフト・レジスタの
ブロツク図、第４Ｂ図は、第４Ａ図に示すシフ
ト・レジスタ用のクロツク信号及びマルチプレク
サ出力制御信号のタイミング図、第５図は、ｍ相
のクロツク出力を発生するシフト・レジスタによ
る多相クロツク信号源のブロツク図である。 図において、矩形ブロツクはラツチ、台形ブロ
ツクはマルチプレクサである。

Claims (1)

1. 【特許請求の範囲】 １ 実効長Ｎのシフト・レジスタ（Ｎは正の整
   数）であつて、 ｍ相のクロツク信号（ｍは２より大きい偶数）
   を発生する多相クロツク信号源と、 夫々第１ラツチ及び最終ラツチを有し、ラツチ
   の総数が2N／（ｍ−１）であり、上記第１ラツ
   チの入力端に入力データを受け、各次段のラツチ
   の入力段が前段のラツチの出力端に接続され、上
   記各次段のラツチが上記前段のラツチをイネーブ
   ルするのに用いるクロツク信号の位相よりも進ん
   だ位相のクロツク信号によりイネーブルされ、上
   記第１ラツチが前段のラツチ群のクロツク位相よ
   りも２相進んだ上記クロツク信号によりイネーブ
   ルされるｍ／２個のラツチ群と、 該ラツチ群の各々の最終ラツチの出力端に接続
   され、異なる上記ラツチ群の出力を上記シフト・
   レジスタの全体の出力に組み合わせて、上記シフ
   ト・レジスタの出力ビツトが上記シフト・レジス
   タの入力ビツトと同じ順序にするマルチプレクサ
   と を具えたシフト・レジスタ。 ２ 実効長Ｎのシフト・レジスタ（Ｎは正の整
   数）であつて、 ｍ相のクロツク信号（ｍは２より大きい整数）
   を発生する多相クロツク信号源と、 夫々第１ラツチ及び最終ラツチを有し、ラツチ
   の総数がＮ／（ｍ−１）であり、上記第１ラツチ
   の入力端に入力データを受け、各次段のラツチの
   入力段が前段のラツチの出力端に接続され、上記
   各次段のラツチが上記前段のラツチをイネーブル
   するのに用いるクロツク信号の位相よりも進んだ
   位相のクロツク信号によりイネーブルされ、上記
   第１ラツチが前段のラツチ群のクロツク位相より
   も１相進んだ上記クロツク信号によりイネーブル
   されるｍ個のラツチ群と、 該ラツチ群の各々の最終ラツチの出力端に接続
   され、異なる上記ラツチ群の出力を上記シフト・
   レジスタの全体の出力に組み合わせて、上記シフ
   ト・レジスタの出力ビツトが上記シフト・レジス
   タの入力ビツトと同じ順序にするマルチプレクサ
   と を具えたシフト・レジスタ。