JPH0414527B2 - - Google Patents
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- JPH0414527B2 JPH0414527B2 JP56052223A JP5222381A JPH0414527B2 JP H0414527 B2 JPH0414527 B2 JP H0414527B2 JP 56052223 A JP56052223 A JP 56052223A JP 5222381 A JP5222381 A JP 5222381A JP H0414527 B2 JPH0414527 B2 JP H0414527B2
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- JP
- Japan
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- voltage
- resistor
- constant current
- circuit
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- 230000007704 transition Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明は、バイポーラモノリシツク集積回路に
好適な定電圧回路に関するものである。
好適な定電圧回路に関するものである。
近年ランダムアクセスメモリやランダム論理
LSIの集積度向上並びに速度の向上、その他の性
能の向上は著しいが、その設計に際して外部電源
電圧の変動は深刻な影響を持ち、電源変動の巾全
体に対しある各種性能を保障するためには他の性
能をしばしば犠牲にせざるを得ないことが多い。
従つて外部電源が変動しても内部では等価的に一
定な電圧を出力する電源回路は極めて好ましい。
LSIの集積度向上並びに速度の向上、その他の性
能の向上は著しいが、その設計に際して外部電源
電圧の変動は深刻な影響を持ち、電源変動の巾全
体に対しある各種性能を保障するためには他の性
能をしばしば犠牲にせざるを得ないことが多い。
従つて外部電源が変動しても内部では等価的に一
定な電圧を出力する電源回路は極めて好ましい。
一例としてTTL（DTL）型のトーテムポール
型インバータ回路を考えると、電源電圧が大きい
時は、一般に最終段インバータ出力トランジスタ
に対するベース・ドライブ電流が大きく、出力の
高レベル→低レベルスイツチングは速いが、逆向
きのスイツチングは遅い。又これらの両スイツチ
ングの際の過渡時のラツシユ電流は電源電圧が大
きい程急峻になり、これが出力負荷電流の急速な
スイツチング変化と同時に接地端子を流れるの
で、接地端子系のインダクタンスに応じて接地電
位に対するノイズとなり回路動作上、たとえば入
力閾値に対し深刻なノイズとなりうる。
型インバータ回路を考えると、電源電圧が大きい
時は、一般に最終段インバータ出力トランジスタ
に対するベース・ドライブ電流が大きく、出力の
高レベル→低レベルスイツチングは速いが、逆向
きのスイツチングは遅い。又これらの両スイツチ
ングの際の過渡時のラツシユ電流は電源電圧が大
きい程急峻になり、これが出力負荷電流の急速な
スイツチング変化と同時に接地端子を流れるの
で、接地端子系のインダクタンスに応じて接地電
位に対するノイズとなり回路動作上、たとえば入
力閾値に対し深刻なノイズとなりうる。
一方、トーテムポール出力の高レベル、低レベ
ル各々の最小出力負荷駆動能力は一般電源電圧が
小さい時に決まるので、これらのトレードオフを
すべて考慮すると保障スイツチング性能は、たと
えば電源電圧固定の場合に較べかなり悪化する。
ル各々の最小出力負荷駆動能力は一般電源電圧が
小さい時に決まるので、これらのトレードオフを
すべて考慮すると保障スイツチング性能は、たと
えば電源電圧固定の場合に較べかなり悪化する。
本発明の目的は、外部電源が変動しても実質的
に不変な内部電源で動作するのと等価な定電圧回
路を提供することにある。
に不変な内部電源で動作するのと等価な定電圧回
路を提供することにある。
本発明の他の目的はかかる定電圧回路を用い
て、スイツチング速度，出力負荷駆動能力，スイ
ツチング時のラツシユ電流等の諸性能が実質的に
外部電源最小の時に等しく、したがつて高速，性
能が安定で且つラツシユ電流の小さいTTL
（DTL）型インバータ回路を提供することにあ
る。
て、スイツチング速度，出力負荷駆動能力，スイ
ツチング時のラツシユ電流等の諸性能が実質的に
外部電源最小の時に等しく、したがつて高速，性
能が安定で且つラツシユ電流の小さいTTL
（DTL）型インバータ回路を提供することにあ
る。
次に図面を参照して本発明について説明する。
第１図は公知の最も一般的なTTLインバータ回
路である。本回路の性能を最も大きく左右するの
は抵抗器R1（その抵抗値もR1オームとする。）で
ある。その理由について説明すると、まず、出力
VOUTが高レベル→低レベル遷移時，及び逆方向
遷移時の出力負荷駆動能力は抵抗器R1を流れう
る電流量によつて支配される。したがつて必要最
小限の両出力負荷駆動能力をＶc.c.が最小の時でも
確保するよう抵抗値R1を決めねばならない。一
方、出力低レベル→高レベル遷移速度を支配する
もう一つの要素である出力インバータトランジス
タQ1の飽和時間は、逆に電源Ｖc.c.が最大の時最
も長くなり、出力遷移時間を遅くらせる。又、出
力の両遷移に際し両出力トランジスタQ1，Q2を
流れるラツシユ電流はやはりＶc.c.が最大の時最も
大きい。これらの考察から、もし抵抗器R1を流
れうる電流をＶc.c.の変動に関係なくＶc.c.最小の時
の値に制限出来るならば、出力遷移時の出力トラ
ンジスタQ1，Q2を流れるラツシユカレントを減
少でき、出力トランジスタQ1の導通時のQ1の飽
和の程度を小さくでき、出力の遷移時間を短くで
き、かつ、出力低レベルから高レベルへの遷移時
のオーバシユートや高レベルから低レベルへの遷
移時のアンダーシユートをおさえることが出来、
極めて好都合である。
第１図は公知の最も一般的なTTLインバータ回
路である。本回路の性能を最も大きく左右するの
は抵抗器R1（その抵抗値もR1オームとする。）で
ある。その理由について説明すると、まず、出力
VOUTが高レベル→低レベル遷移時，及び逆方向
遷移時の出力負荷駆動能力は抵抗器R1を流れう
る電流量によつて支配される。したがつて必要最
小限の両出力負荷駆動能力をＶc.c.が最小の時でも
確保するよう抵抗値R1を決めねばならない。一
方、出力低レベル→高レベル遷移速度を支配する
もう一つの要素である出力インバータトランジス
タQ1の飽和時間は、逆に電源Ｖc.c.が最大の時最
も長くなり、出力遷移時間を遅くらせる。又、出
力の両遷移に際し両出力トランジスタQ1，Q2を
流れるラツシユ電流はやはりＶc.c.が最大の時最も
大きい。これらの考察から、もし抵抗器R1を流
れうる電流をＶc.c.の変動に関係なくＶc.c.最小の時
の値に制限出来るならば、出力遷移時の出力トラ
ンジスタQ1，Q2を流れるラツシユカレントを減
少でき、出力トランジスタQ1の導通時のQ1の飽
和の程度を小さくでき、出力の遷移時間を短くで
き、かつ、出力低レベルから高レベルへの遷移時
のオーバシユートや高レベルから低レベルへの遷
移時のアンダーシユートをおさえることが出来、
極めて好都合である。
このような考えに基く公知の改良例を挙げる。
第２図では、第１図で電源Ｖc.c.に相当する内部電
源ラインＶc.c.′をダイオードＤでクランプしたレ
ベルからエミツタフオロワトランジスタQEで供
給している。このようにすれば、確かに電源Ｖc.c.
が変動してもＶc.c.′は一定（約4VF：VFはダイオ
ードの順方向電位降下）になり、上述の電源変動
依存性は避けられるが、そのかわりダイオード順
方向電位降下VFのもつ温度係数によりＶc.c.′は大
きな温度変動をおこし、結局Ｖc.c.自身が変動した
のと同じ幣害を生じる。さらに本回路では、出力
VOUTの高レベルは常に電源Ｖc.c.からダイオード
3VF低いレベルになるという欠点がある。後者の
欠点は第３図に示す第２の公知の改良例の方式に
すれば解消されるが、前者の欠点（温度変動）は
依然として残る。
第２図では、第１図で電源Ｖc.c.に相当する内部電
源ラインＶc.c.′をダイオードＤでクランプしたレ
ベルからエミツタフオロワトランジスタQEで供
給している。このようにすれば、確かに電源Ｖc.c.
が変動してもＶc.c.′は一定（約4VF：VFはダイオ
ードの順方向電位降下）になり、上述の電源変動
依存性は避けられるが、そのかわりダイオード順
方向電位降下VFのもつ温度係数によりＶc.c.′は大
きな温度変動をおこし、結局Ｖc.c.自身が変動した
のと同じ幣害を生じる。さらに本回路では、出力
VOUTの高レベルは常に電源Ｖc.c.からダイオード
3VF低いレベルになるという欠点がある。後者の
欠点は第３図に示す第２の公知の改良例の方式に
すれば解消されるが、前者の欠点（温度変動）は
依然として残る。
第３図に示される回路では抵抗器R1のクラン
プされた電位VCLを回路動作に最適な所望の電位
V1に温度のいかんにかかわらず一致させること
は、ダイオードの順方向電圧が温度特性をもつの
で不可能である。
プされた電位VCLを回路動作に最適な所望の電位
V1に温度のいかんにかかわらず一致させること
は、ダイオードの順方向電圧が温度特性をもつの
で不可能である。
本発明は所望の電源電圧依存性を有しかつ温度
依存性のない定電流源で抵抗R1の他端をバイア
スすることにより、温度依存性のない所望の電位
V1でR1の他端をクランプするものである。
依存性のない定電流源で抵抗R1の他端をバイア
スすることにより、温度依存性のない所望の電位
V1でR1の他端をクランプするものである。
このような本発明では、Ｖc.c.が高くなつても
VCLは所望の電位より大にならない様に制限（ク
ランプ）がかけられている。これによりＶc.c.計が
高くなつてた時に顕著に発生する出力遷移時の出
力トランジスタQ1，Q2を流れるラツシユカレン
トや出力低レベルから高レベル時のオーバーシユ
ート、出力高レベルから低レベル時のアンダーシ
ユートを小とし、出力ランジスタQ1導通時のQ1
の飽和の程度を小とし、出力の遷移時間を短かく
出来るという一諸効果が、温度依存性をなくして
達成できる。
VCLは所望の電位より大にならない様に制限（ク
ランプ）がかけられている。これによりＶc.c.計が
高くなつてた時に顕著に発生する出力遷移時の出
力トランジスタQ1，Q2を流れるラツシユカレン
トや出力低レベルから高レベル時のオーバーシユ
ート、出力高レベルから低レベル時のアンダーシ
ユートを小とし、出力ランジスタQ1導通時のQ1
の飽和の程度を小とし、出力の遷移時間を短かく
出来るという一諸効果が、温度依存性をなくして
達成できる。
又、次に述べる第４図の実施例において、トラ
ンジスタQ1の導通時のVCLのレベルは、Q1の順方
向電圧（Vf＝約800mV）とトランジスタQ3のCE
電圧（約200mV）との和となり、約1Vとなる。
この時は定電流回路は動作しない。
ンジスタQ1の導通時のVCLのレベルは、Q1の順方
向電圧（Vf＝約800mV）とトランジスタQ3のCE
電圧（約200mV）との和となり、約1Vとなる。
この時は定電流回路は動作しない。
次に第４図を参照して本発明の実施例を説明す
る。TTLの入力位相分割トランジスタQ3コレク
タにおいて抵抗器R1は定電流源I1によりバイアス
がかけられる。この電流源の定電流値（これもI1
とする）には第５図の如き特性を持たせる。すな
わち、電源電圧Ｖc.c.＜最小値V1の時特性イの如
くI1＝０で、Ｖc.c.V1の時I1はＶc.c.−V1に比例さ
せる。この比例係数を適当に選べば、抵抗器R1
の下端の電位VOLは特性ロの如くＶc.c.＜V1では
VCL＝Ｖc.c.で、Ｖc.c.V1ではVCL＝V1（一定）と
する事が出来、所望の特性が得られる。勿論この
特性の安定性は、全温度変動範囲に対し実質的に
保たれねばならない。
る。TTLの入力位相分割トランジスタQ3コレク
タにおいて抵抗器R1は定電流源I1によりバイアス
がかけられる。この電流源の定電流値（これもI1
とする）には第５図の如き特性を持たせる。すな
わち、電源電圧Ｖc.c.＜最小値V1の時特性イの如
くI1＝０で、Ｖc.c.V1の時I1はＶc.c.−V1に比例さ
せる。この比例係数を適当に選べば、抵抗器R1
の下端の電位VOLは特性ロの如くＶc.c.＜V1では
VCL＝Ｖc.c.で、Ｖc.c.V1ではVCL＝V1（一定）と
する事が出来、所望の特性が得られる。勿論この
特性の安定性は、全温度変動範囲に対し実質的に
保たれねばならない。
定電流源I1の具体例を第６図を参照して説明す
る。定電流源出力トランジスタT1のベース・バ
イアス発生回路はＡ，B2部分から構成される。
ブロツクＡは、ブロツクＢの出力電位Ｕ＝Ｖc.c.−
R2・I2の分圧回路で、トランジスタT5のコレク
タ電圧Ｕから、さらにトランジスタ・ダイオード
T2，T3，T4等の順方向降下電位3VFを差引いた
値をさらに抵抗器R4，R5により分圧して、トラ
ンジスタT1のベースに伝え、定電流値I1を決定し
ている。したがつてI1に所望の値を持たせるため
には、 V1＝R2・I2＋3VF でなければならない。すなわちブロツクＢの出力
電流I2は(A)電源電圧Ｖc.c.に実質的に依存しない。
のみならず、(B)ダイオードの順方向降下電位と逆
の（正の）温度係数を持たさねばならない。
る。定電流源出力トランジスタT1のベース・バ
イアス発生回路はＡ，B2部分から構成される。
ブロツクＡは、ブロツクＢの出力電位Ｕ＝Ｖc.c.−
R2・I2の分圧回路で、トランジスタT5のコレク
タ電圧Ｕから、さらにトランジスタ・ダイオード
T2，T3，T4等の順方向降下電位3VFを差引いた
値をさらに抵抗器R4，R5により分圧して、トラ
ンジスタT1のベースに伝え、定電流値I1を決定し
ている。したがつてI1に所望の値を持たせるため
には、 V1＝R2・I2＋3VF でなければならない。すなわちブロツクＢの出力
電流I2は(A)電源電圧Ｖc.c.に実質的に依存しない。
のみならず、(B)ダイオードの順方向降下電位と逆
の（正の）温度係数を持たさねばならない。
ブロツクＢはそのような定電流源の具体例で、
定電流I2は抵抗器R6，したがつて抵抗器R10の電
位降下で決まり、後者は抵抗器R9とR8を流れる
電流の和に比例する。抵抗器R9の電流はトラン
ジスタT8のベース・エミツタ電圧（VF）に比例
し負の温度係数を持つ。抵抗R8の電流はトラン
ジスタT7のベース・エミツタ電圧とダイオード
T6のVFの差に比例し、正の温度係数を持つので、
両者の比を適当にとれば所望の（正の）温度係数
を得ることが出来る。トランジスタT8とT9の所
謂バツクーツーバツク（Back−to−Back）フイ
ードバツク接続によりこれらの電流の電源変動は
実質的に零であり、上記(A)の目的も達成出来る。
定電流I2は抵抗器R6，したがつて抵抗器R10の電
位降下で決まり、後者は抵抗器R9とR8を流れる
電流の和に比例する。抵抗器R9の電流はトラン
ジスタT8のベース・エミツタ電圧（VF）に比例
し負の温度係数を持つ。抵抗R8の電流はトラン
ジスタT7のベース・エミツタ電圧とダイオード
T6のVFの差に比例し、正の温度係数を持つので、
両者の比を適当にとれば所望の（正の）温度係数
を得ることが出来る。トランジスタT8とT9の所
謂バツクーツーバツク（Back−to−Back）フイ
ードバツク接続によりこれらの電流の電源変動は
実質的に零であり、上記(A)の目的も達成出来る。
このようにして得られた第４図のインバータ回
路は、スイツチング速度、出力負荷駆動能力等の
電源変動が小さく安定で、且つスイツチング時の
ラツシユ電流が最小限に抑えられるので、高速バ
イポーラIC・LSIのインバータ論理用に、特に出
力インバータ用に極めて有効である。すなわち第
４図でトランジスタQ1，Q2のラツシユ電流は、
Q1，Q2の遷移時間における同時ONによつて発生
する。すなわちQ1のOFFが早ければ発生しにく
い。Q1のONからOFFへの遷移を考えると、Q1
のON時のQ1のベース電流は IB＝Ｖc.c.−VBEQ1−VCEQ3／R1−VBEQ1／RBEQ1 で与えられＶc.c.が大の時ベース電流が増加し、
飽和が大きくなりQ1のONからOFFへの遷移時間
が長くなる。すなわち、同時ONの状態が長く続
きラツシユ電流が多く流れる。RBEQ1はQ1のEB間
の抵抗である。
路は、スイツチング速度、出力負荷駆動能力等の
電源変動が小さく安定で、且つスイツチング時の
ラツシユ電流が最小限に抑えられるので、高速バ
イポーラIC・LSIのインバータ論理用に、特に出
力インバータ用に極めて有効である。すなわち第
４図でトランジスタQ1，Q2のラツシユ電流は、
Q1，Q2の遷移時間における同時ONによつて発生
する。すなわちQ1のOFFが早ければ発生しにく
い。Q1のONからOFFへの遷移を考えると、Q1
のON時のQ1のベース電流は IB＝Ｖc.c.−VBEQ1−VCEQ3／R1−VBEQ1／RBEQ1 で与えられＶc.c.が大の時ベース電流が増加し、
飽和が大きくなりQ1のONからOFFへの遷移時間
が長くなる。すなわち、同時ONの状態が長く続
きラツシユ電流が多く流れる。RBEQ1はQ1のEB間
の抵抗である。
ここでトランジスタQ3のコレクタ電位がVCLで
クランプされていればＶc.c.増加による電流は定電
流源へ流れ、Q1のベース電流とはならない。こ
のためにQ1の飽和は小さくなり（Ｖc.c.が増加し
ても大とならない）、Q1のONからOFFへの遷移
時間が短くなり（Ｖc.c.が増加しても長くならな
い）、ラツシユ電流は低減される（Ｖc.c.が増加し
ても増加しない）。
クランプされていればＶc.c.増加による電流は定電
流源へ流れ、Q1のベース電流とはならない。こ
のためにQ1の飽和は小さくなり（Ｖc.c.が増加し
ても大とならない）、Q1のONからOFFへの遷移
時間が短くなり（Ｖc.c.が増加しても長くならな
い）、ラツシユ電流は低減される（Ｖc.c.が増加し
ても増加しない）。
第５図およびその説明のとおり、Ｖc.c.が所定電
圧V1より大きいときには電流I1が流れる。この電
流I1は第５図に記号イで示すように（Ｖc.c.−V1）
に比例した値となる。したがつて抵抗R1の電圧
ドロツプにより、VCL＝Ｖc.c.−R1×I1とり、Ｖc.c.
の増加分だけI1による電圧ドロツプも増加させる
ことができる。これにより第５図で記号ロで示す
ようにＶc.c.がV1以上の場合はVCLは一定電圧とな
る。この動作はVINやQ3の導通状態とは関係がな
い。
圧V1より大きいときには電流I1が流れる。この電
流I1は第５図に記号イで示すように（Ｖc.c.−V1）
に比例した値となる。したがつて抵抗R1の電圧
ドロツプにより、VCL＝Ｖc.c.−R1×I1とり、Ｖc.c.
の増加分だけI1による電圧ドロツプも増加させる
ことができる。これにより第５図で記号ロで示す
ようにＶc.c.がV1以上の場合はVCLは一定電圧とな
る。この動作はVINやQ3の導通状態とは関係がな
い。
なお、以上の実施例は専らTTL（DTL）型イ
ンバータの特性加善の観点から述べて来たが、一
般に第５図の特性を有する定電流源は、上述のよ
うにその負荷抵抗（この場合R1）の下端に、電
源電圧変動のない電位を発生させることが出来る
ので、その応用範囲はデジタル，アナログを間わ
ず広汎である。
ンバータの特性加善の観点から述べて来たが、一
般に第５図の特性を有する定電流源は、上述のよ
うにその負荷抵抗（この場合R1）の下端に、電
源電圧変動のない電位を発生させることが出来る
ので、その応用範囲はデジタル，アナログを間わ
ず広汎である。
第１図，第２図，第３図は従来公知のTTLイ
ンバータ回路の例を示す図、第４図は本発明の実
施例を示す図、第５図はその定電流源I1に要請さ
れる特性図、第６図は定電流源I1に対する本発明
の具体的実施例である。 図中、記号は、Ｖc.c.……電源電位（ライン）、
Ｖc.c.′……内部電源電位、R1〜R11……抵抗器、
Q1，Q2，T1〜T9……トランジスタ（ダイオー
ド）、I1，，I2……定電流源（の定電流値）。
ンバータ回路の例を示す図、第４図は本発明の実
施例を示す図、第５図はその定電流源I1に要請さ
れる特性図、第６図は定電流源I1に対する本発明
の具体的実施例である。 図中、記号は、Ｖc.c.……電源電位（ライン）、
Ｖc.c.′……内部電源電位、R1〜R11……抵抗器、
Q1，Q2，T1〜T9……トランジスタ（ダイオー
ド）、I1，，I2……定電流源（の定電流値）。
Claims (1)
- 【特許請求の範囲】 １ 一端が電源に接続され他端が第１のトランジ
スタのベースと第２のトランジスタのコレクタに
接続された第１の抵抗器と、該第２のトランジス
タのエミツタにベースが接続されたエミツタ接地
の第３のトランジスタとを有し、前記第１および
第３のトランジスタがトーテムポール出力回路を
構成し、該第３のトランジスタのコレクタを出力
としこれを電圧出力端とし、かつ前記第２のトラ
ンジスタのベースを入力とするインバータ回路を
具備し、前記第１の抵抗器の他端が第１の定電流
源に接続された定電圧回路において、 前記第１の定電流源は、第２の抵抗器と、エミ
ツタが該第２の抵抗器を介して接地されコレクタ
が前記第１の抵抗器の他端に接続される第４のト
ランジスタで構成され、 第２の定電流源と、該第２の定電流源に一端を
接続し、他端を電源に接続した第３の抵抗器と、
該第３の抵抗器の一端にベースが接続されたエミ
ツタ・フオロアの第５のトランジスタと、該第５
のトランジスタのエミツタに接続され複数の抵抗
器とダイオードで構成された分圧回路とを有し、 前記分圧回路の出力を前記第１の定電流源の前
記第４のトランジスタのベースに接続し、 前記第２の定電流源は電源電圧に実質的依存せ
ずかつ正の温度係数を有し、前記第３の抵抗器の
両端の電位差の温度係数と前記第５のトランジス
タと前記分圧回路からなる回路全体の温度係数と
が実質的に相殺されており、前記第１の定電流源
は、電源電圧が所定電圧より大きい時は該電源電
圧と該所定電圧との差に比例し、電源電圧が所定
電圧より小さい時は実質的に零となるような定電
流を発生することを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052223A JPS57166619A (en) | 1981-04-07 | 1981-04-07 | Constant-voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052223A JPS57166619A (en) | 1981-04-07 | 1981-04-07 | Constant-voltage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166619A JPS57166619A (en) | 1982-10-14 |
| JPH0414527B2 true JPH0414527B2 (ja) | 1992-03-13 |
Family
ID=12908742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052223A Granted JPS57166619A (en) | 1981-04-07 | 1981-04-07 | Constant-voltage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166619A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5864657B2 (ja) * | 2014-04-14 | 2016-02-17 | 日本電信電話株式会社 | 定電流回路 |
-
1981
- 1981-04-07 JP JP56052223A patent/JPS57166619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166619A (en) | 1982-10-14 |
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