JPH04145552A

JPH04145552A - キャッシュ記憶装置

Info

Publication number: JPH04145552A
Application number: JP2268912A
Authority: JP
Inventors: Toshiyuki Hattori; 俊幸服部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-05
Filing date: 1990-10-05
Publication date: 1992-05-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、キャッシュ記憶を有する情報処理装置に関す
る。

〔従来の技術〕

従来の複数のカラムと複数のレベルからなるセットアソ
シアティブ方式によるキャッシュ記憶方式について説明
する。キャッシュ記憶は、情報処理装置のデータ読出し
をより高速く行なう丸めに設叶られた高速・小容量の記
憶装置であって、主記憶装置内のデータの一部を貯える
働きをする。

その際、主記憶装置とキャッシュ記憶はある一定の大き
さのブロックに区切られておシ、キャッシュ記憶のデー
タが、主記憶装置上のどの場所のものであるかを覚えて
おく小容量のメモリを有し、これをアドレス・アレイと
呼ぶ、従って、情報処理装置がキャッシュ記憶装置金ア
クセスする場合には、そのデータの主記憶上のアドレス
によってアドレス・アレイを索引し、求めるデータのキ
ャッシュ記憶装置内での有無を調べ、存在する場合には
そのデータのキャッシュ記憶装置内でのアドレスを求め
る。即ちアドレス・アレイによって、主記憶装置アドレ
スをキャッシュ記憶装置内アドレスに変換しているわけ
でおる。また、従来のストアバッファは、演算装置よシ
演算結果即ち書込みデータが出力されるまでその書込み
アドレスを保持しておいて、書込みデータが揃うとその
書込みアドレスでアドレス・アレイを索引してキャッシ
ュのレベルを決定し、書込みデータ全データ・アレイに
書く、という動作をする。つまり、キーッシュ記憶から
の読出しも、ストアバッファからキャッシュ記憶への書
込みも同一のアドレス・アレイを索引するので、読出し
および書込みが競合した場合は、どちらかを待たせなけ
ればならなかった。

〔発明が解決しようとする課題〕

上述した従来のキャッシュ記憶装置は、読出しのときも
、ストアバッファから書込むときも同じアドレス・アレ
イを索引するため、読出しと書込みを同時に行なうこと
はできず高速処理の妨げとなっていた。

〔課題を解決するだめの手段〕

第１の発明のキャッシュ記憶装置は、読出しまたは書込
みアドレスを保持するアドレス回路と、キャッシュ記憶
内に登録されているデータのアドレスを記憶して、前記
アドレス回路に、保持されるアドレスを供給すると、本
アドレスの目的とするデータブロックが登録されていれ
ばキャッシュ記憶内でのレベルを出力するアドレス・ア
レイと、前記アドレス回路に保持される書込みアドレス
と、該書込みアドレスを前記アドレス・アレイに供給し
て得られたレベルの組を複数組貯えるとともにデータを
貯えるストアバッファと、一度に読み書きするデータ幅
で分割され、各々がアドレス・レジスタとレベル毎の書
込みを指示するライトイネーブルレジスタを有するデー
タ・アレイと、前記アドレス回路に保持されている読出
しアドレスと、前記ストアバッファの出力でおる書込み
アドレスとを比較することによって、読出しを行ないた
い分割されたデータ・アレイと、書込みを行ないたい分
割されたデータ・アレイとが同一か否かを判定する手段
と、その判定結果が否であれば、前記アドレス回路に保
持されている読出しアドレスを、読出しを行ないたい分
割されたデータ・アレイのアドレスレジスタに供給する
と共に、前記ストアバッファから出力された書込みアド
レスおよびレベルを書込みを行ないたい分割されたデー
タ・アレイのアドレスレジスタとライトイネーブルレジ
スタに供給して、異なる分割されたデータアレイ間で同
時に読出しと書込みの動作を指示する手段と、上記判定
結果が同一であれば読出しを優先させる動作を指示する
手段を備える。

第２の発明のキャッシュ記憶装置は、第１の発明のアド
レス回路と、アドレスアレイと、分割されたデータ・ア
レイと、ストアバッファと、前記ストアバッファの出力
である書込みアドレスおよびレベルを、書込みを行ない
たい分割データアレイに供給する手段と、前記アドレス
回路に保持される読出しアドレスを、前記ストアバッフ
ァの出力が供給されていない全ての分割データ・アレイ
に供給する手段と、前記読出してドレスで読出しを行な
いたい分割データ・アレイに該アドレスを供給でき九か
否か全判定する手段と、該判定結果が否でなければ分割
データ・アレイから読出したデータを演算装置へ送り、
該判定結果が否であれば、否でなくなるまで同じ読出し
アドレスを分割データ・アレイに供給し続ける手段を備
える。

第３の発明のキャッシュ記憶装置は、第１の発明のアド
レス回路と、アドレス・アレイと、ストアバッファと、
レベル毎に分割されて、各々がアドレスレジスタを有し
て、レベル毎に書込みを指示することのできる分割デー
タ・アレイと、前記アドレス回路に保持されている読出
しアドレスによって索引されたアドレス・アレイの出力
と、前記ストアバッファの出力である書込みレベルとを
比軟することによって、読出しを行ないたいレベルと書
込みを行ないたいレベルとが同一か否か全判定する手段
と、その判定結果が否であれば、前記アドレス回路に保
持されている読出しアドレスを、読出しを行ないたいレ
ベルの分割データ・アレイのアドレスレジスタに供給す
ると共に、前記ストアバッファから出力された書込みア
ドレスを、書込みを行ないたいレベルの分割データ・ア
レイのアドレスレジスタに供給して書込み動作を行なわ
せ、異なる分割されたデータ・アレイ間で同時に読出し
と書込みの動作を指示する手段と、上記判定結果が同一
であれば読出しを優先させる動作を指示する手段を備え
る。

第４の発明のキャッシュ記憶装置は、第３の発明のアド
レス回路と、アドレスアレイと、ストアバッファと、分
割データ・アレイと、前記ストアバッファの出力である
書込みアドレスを、書込みを行ないたいレベルの分割デ
ータ・アレイに供給する手段と、前記アドレス回路に保
持される読出しアドレスを、前記ストアバッファの出力
が供給されていない全てのレベルの分割データ・アレイ
に供給する手段と、前記脱出しアドレスで読出し全行な
いたい分割データ・アレイに該アドレスを供給できたか
否かを判定する手段と、該判定結果が否でなければ分割
データ・アレイから読出したデータ全演算装置へ送り、
該判定結果が否であれば、否でなくなるまで同じ読出し
アドレスを分割データ・アレイに供給し続ける手段を備
える。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。レジスタ４は、先行制御装置から出力されるキャッシ
ュ記憶装置の読出しまたは書込みアドレス金受取って保
持するアドレス回路である。

アドレスアレイ１は、このキャッシュ記憶のチータブロ
ックの、主記憶上でのアドレスを記憶しておくメモリで
あシ、アドレス・アレイ（ＡｄｄｒｅｓｓＡｒｒａｙ）
と呼ばれるものである。アドレスアレイ１は、レジスタ
４の出力の一部で索引され出力されるアドレスと、レジ
スタ４の出力の残夛の部分とを比較器５，６で比較する
ことにより、このキャッシュ記憶装置に目的とするチー
タブロックが存在するか、存在するとすればレベルＯと
レベル１のどちらに属するかを示し、その結果をレジス
タ４の出力と共にレジスタ７にセットする。バッファ８
は、先行制御装置から、キャッシュ記憶に対して書込み
要求が出されたとき、レジスタ４の内容でアドレスアレ
イを索引してセットされたレジスタ７の内容を貯えてお
くバッファである。バッファ９は、演算装置から演算結
果を受けとって、キャッシュ記憶に書込むまでの間デー
タを貯えておくバッファである。レジスタ１０．レジス
タ１１はそれぞれバッファ８．バッファ９の内容ｔ−順
番に受は取って保持するレジスタでオシ、バッファ８．
９、レジスタ１０．１１でストアバッファを構成してい
る。

第１のデータアレイ２．第２データアレイ３は、主記憶
と同じサイズのブロックに分割されているキャッシュ記
憶部であってデータ・アレイ（Ｄａｔａλｒｒａｙ）と
呼ばれるものである。レジスタ１３゜レジスタ１６は、
それぞれ第１のデータアレイ２゜第２のデータアレイ３
のアドレスおよびレベルＯ。

レベル１のライトイネーブルを保持するレジスタである
。レジスタ１４．レジスタ１８は、それぞれ第１のデー
タアレイ２．第２のデータアレイ３への書込みデータを
保持するレジスタである。セレクタ１２．セレクタ１５
は、それぞれ第１のデータアレイ２．第２のデータアレ
イ３のアドレスおよびライトイネーブルレジスタである
レジスタ１３、レジスタ１６へ送るデータを、レジスタ
４の出力か、レジスタ１０の出力かを切換えて、第１の
データアレイ２．第２のデータアレイ３の読出しまたは
書込みアドレスを決め、読出しサイクルか書込みサイク
ルかを決めるセレクタである。

セレクタ１８．セレクタ１９は、それぞれ第１のデータ
アレイ２．第２のデータアレイ１のレベル０とレベル１
のデータを、レジスタ７にセットされているレベルによ
って切換えてセレクタ２０に供給するためのセレクタで
ある。セレクタ２０はレジスタ７にセットされている読
出しアドレスのＬＳＢ（Ｌｅａｓｔ　５１ｇｎ１ｆｉｃ
ａｎｔ　Ｂｉｔ）によッテ、セレクタ１８の出力か、セ
レクタ１９の出力かを切換えてレジスタ２１に供給する
だめのセレクタでおる。レジスタ２１は、セレクタ２０
の出力を受は取って、演算装置へ送るためのレジスタで
ある。

ゲート２２〜２５は、レジスタ４に保持される読出しア
ドレスのＬＳＢと、レジスタ１０に保持される書込みア
ドレスのＬＳＢとの関係によって、第１のデータアレイ
２．第２のデータアレイ３の読出し、書込み動作を制御
するゲートである。

次にこのキャッシュ記憶装置の動作を詳しく説明する。

先行制御装置よシ、キャッシュ記憶の書込み要求が出さ
れると、レジスタ４に書込みアドレスが保持されて、さ
らにレジスタ４からの出力はアドレスアレイ１を索引し
た結果と共にレジスタ７に：セットされる。その次にレ
ジスタ７の内容線バッファ８に移されて、演算装置よシ
演算結果がバッファ９に書かれるまで貯えられる。演算
装置より演算結果がバッファ９に格納されてキャッシュ
記憶へ書込みが可能な状態になると、書込みアドレスと
書込みデータは、バッファ８．バッファ９よシそれぞれ
レジスタｌＯ，レジスタ１１に移される。

先行制御装置より、キャッシュ記憶の読出し要求が出さ
れると、レジスタ４に読出しアドレスが保持される。レ
ジスタ４の挽出しアドレスのＬＳＢは信号線１０４でゲ
ート２２へ、レジスタ１０の書込みアドレスのＬＳＢは
信号１１１０５でゲート２４へ送られる。ゲート２２．
２４は、入力信号の論理をそのままと、反転した論理を
出力する。ゲート２３は、読出しアドレスのＬＳＢが「
１」で書込みアドレスのＬＳＢが「０」のときに「１」
を出力し、このときセレクタ１２の出力は書込みアドレ
スとなり、第１のデータアレイ２は書込み動作を行なう
。ゲート２５は、読出レアドレスのＬＳＢがｒＯＪで書
込みアドレスのＬＳＢが１１」のときに「１」を出力し
、このときセレクタ１５の出力は書込みアドレスとなシ
、第２のデータアレイ３は書込み動作全行なう。

以上の説明でわかるように、書込みアドレスのＬＳＢが
読出しアドレスのＬＳＢと同じでないときだけ書込みを
行ないたい方のデータアレイが書込み動作を行なうこと
ができ、一方読出しを行ないたい方のデータアレイには
いつでも読出しアドレスが供給できて、演算装置に読出
したデータをでめる。レジスタ４．アドレスアレイ１．
比較器５．６．レジスタ７、バッファ８．バッファ９゜
レジスタ１０，１１．第１のデータアレイ２．第２のデ
ータアレイ３．レジスタ１３．レジスタ１６レジスタ１
４．１７．セレクタ１２，１５．セレクタ１８．１９，
２０．レジスタ２１につめては第１図の説明と同じであ
る。

ゲート２６は、レジスタ１０に保持される書込みアドレ
スのＬＳＢが「０」のとき、セレクタ１２の出力が書込
みアドレスになるように指示し、「１」のときセレクタ
１５の出力が書込みアドレスになるように指示するゲー
トである。比較器２８は、読出しアドレスのＬＳＢと書
込みアドレスのＬＳＢが一致するかどうか全検出する回
路で、致した場合はレジスタ２９ｔ　ｒｌｊにセットす
る。

セレクタ２７は、レジスタ４に保持されている読出しア
ドレスと、レジスタ７に保持されている読出しアドレス
とを、レジスタ２９の出力で切換えるセレクタであシ、
セレクタ２７の出力でおる読出しアドレスとレジスタ１
０の出力である書込みアドレスのＬＳＢが異なる場合は
レジスタ２９は「０」のままで、レジスタ４の出力を選
択するが、読出しアドレスと書込みアドレスのＬＳＢが
同じだった場合は、レジスタ２９は「１」となってレジ
スタ７の出力全選択し、レジスタ２９が「０」となるま
でこの状態が続く。

以上の説明でわかるように、書込みアドレスのＬＳＢで
示される書込みを行ないたいデータ・アレイには常に書
込みアドレスが供給されて書込み動作が行われ、読出し
ケ行ないたいデータ・アレイが書込み動作のため読出し
アドレスを供給できかかったときは、供給できるまで読
出しアドレスを保持し続けるという動作を行なうことで
、読出しアドレスのＬＳＢと書込みアドレスのＬＳＢと
が同じでなければ読出し動作と書込み動作を同時に行な
うことができる。

第３図は本発明の第３の実施例を示すブロック図でおる
。レジスタ４．アドレスアレイ１．比較！５　、６　、
レジスタ７、バック丁８，９．レジスタ１０，１１，１
４，１７．セレクタ１８．レジスタ２１については第１
図の説明と同じである。第１のデータ・アレイ２．第２
のデータ・アレイ３は、第１図と異なシ、レベル毎の分
割となっており、レベル０２＞；第１のデータ・アレイ
２．レベル１が第２のデータ・アレイ３である。それに
伴って、レジスタ１３，１６も第１図と異なシ、ライト
イネーブルは各データ・アレイに対して１ビツトだけと
なっている。セレクタ１２．１５も同様でるる。ゲート
３０は、比較器５の反転出力とレジスタ１０のレベルＯ
のビ、ットの論理積をとることにより、書込みを行ない
たいレベルが、読出しを行ないたいレベルと同じでなけ
れば、セレクタ１２の出力を書込みアドレスとして、第
１のデータ・アレイ２に書込み動作を行わせることを指
示するゲートである。ゲート３１も同様である。

以上の説明でわかるように、書込みを行ないたいレベル
と読出しを行ないたいレベルとが同じでないときだけ書
込みｔ行ない丸いデータ・アレイに書込み動作を行なう
ことができ、一方読出しを行ないたいデータ・アレイに
はいつでＳ！！出しアドレスが供給できて、演算装置Ｋ
ｍ出したデータを送ることができる。

第４図は、本発明の第４の実施例を示すブロック図でめ
る。レジスタ４．アドレスアレイｌ、比較器５，６．レ
ジスタ７、バッファ８，９．レジスタ１０，１１．セレ
クタ１２，１５．レジスタ１３．１４，１６１１７．第
１のデータ・アレイ２、第２のデータ・アレイ３．セレ
クタ１８．レジスタ２１については第３図の説明と岡じ
である。セレクタ１２は、レジスタ１０のレベルＯのビ
ットが「１」のとき書込みアドレスを出力してデータ・
アレイ２に書込み動作を行わせる。セレクタ１５も同様
でおる。ゲー１３２，３３．３４は、読出しを行ないた
いレベルと書込みｔ行ないたいレベルが一致するかどう
かを検出するゲートで、一致した場合はレジスタ２９ｔ
−ｒｌＪにセットする。セレクタ２７はレジスタ４に保
持されている読出しアドレスと、レジスタ７に保持され
ている読出しアドレスとを、レジスタ２９の出力で切換
えるセレクタであシ、セレクタ２７の出力である読出し
アドレスでアドレスアレイ１を索引した結果比較器５，
６から出力される読出し１行ないたいレベルト、レジス
タＩＯＫ保持される書込みを行ないたいレベルが異なる
場合はレジスタ２９は「０」のままでレジスタ４ｔ−選
択するが、読出しを行ないたいレベルと書込みを行ない
たいレベルが同じだった場合は、レジスタ２９は「１」
となってレジスタ７を選択し、レジスタ２９がｒＯＪと
なるまでこの状態が続く。

以上の説明でわかるように、書込みを行ないたいレベル
のデータ・アレイには常に書込みアドレスが供給されて
書込み動作が行われ、読出しを行ないたいレベルのデー
タ・アレイが書込み動作のため読出しアドレスを供給で
きなかったときは、供給できるまで読出しアドレスを保
持し続けるという動作を行なうことで、読出しレベルと
書込みレベルが同じでなければ読出し動作と書込み動作
を同時に行なうことができる６〔発明の効果〕以上説明したように本発明は、キャッシュ記憶への書込
みアドレスをストアバッファに登録する際に１その書込
みアドレスでアドレスアレイを索引して得られた書込み
レベルを同時に登録して、ストアバッファからデータ・
アレイへの書込み時にアドレスアレイを索引する必要を
なくシ、かつ、データ・アレイをアドレスまたはレベル
で分割して分割されたデータ・アレイが独立に読み書き
できる機能を有することで、読出し丸い分割データ・ア
レイと書込みたい分割データ・アレイが異なれば、読出
し動作と書込み動作が同時にできるという効果がある。

を

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は本発
明の第４の実施例を示すフロック図である。１・・・アドレスアレイ、２・・・第１のデータ・アレ
イ、３・・・第２のデータ・アレイ、　４，７，１０゜
１１．１３，１４，１６，１７，２１．２９・・・レジ
スタ、５．６．２８−・・比較器、８，９・・・バッフ
ァ、１２゜１５．１８，１９，２０．２７・・・セレク
タ、２２，２３゜２４．２５，２６，３０，３１，３２
，３３．３４・・・ゲート。代理人　弁理士　　内　原　　　晋第１図ニ富ｆ場−Ｌｊｌ清算執冨

Claims

【特許請求の範囲】１　複数のカラムと複数のレベルから成るセットアソシ
アティブ方式のキャッシュ記憶装置において、読出しま
たは書込みアドレスを保持するアドレス回路と、キャッ
シュ記憶内に登録されているデータのアドレスを記憶し
て前記アドレス回路に保持されるアドレスを供給すると
前記保持されたアドレスの目的とするデータ・ブロック
が前記キャッシュ記憶内に登録されていれば前記キャッ
シュ記憶内でのレベルを出力するアドレス・アレイと、
前記アドレス回路に保持される書込みアドレスおよび該
書込みアドレスを前記アドレス・アレイに供給して得ら
れたレベルの組を複数組並びに前記書込みアドレスに対
応した書込みデータを一時貯えるストアバッファと、一
度に読み書きするデータ幅で分割され、各々がアドレス
・レジスタおよびレベル毎の書込みを指示するライトイ
ネーブルレジスタを有し、前記ストアバッファからの書
込みデータを格納するデータ・アレイと、前記アドレス
回路に保持されている読出しアドレスと前記ストア・バ
ッファの出力である書込みアドレスとを比較し読出しを
行う分割されたデータ・アレイと書込みを行う分割され
たデータ・アレイとが同一か否かを判定する手段と、前
記判定結果が否であれば、前記アドレス回路に保持され
ている読出しアドレスを読出しを行う前記分割されたデ
ータ・アレイのアドレスレジスタに供給すると共に、前
記ストアバッファから出力された書込みアドレスおよび
レベルを書込みを行う前記分割されたデータ・アレイの
アドレスレジスタとライトイネーブルレジスタに供給し
て異なる前記分割されたゼータアレイ間で同時に読出し
と書込みの動作を指示する手段と、前記判定結果が同一
であれば読出しを優先させる動作を指示する手段を備え
ることを特徴とするキャッシュ記憶装置。２、複数のカラムと複数のレベルから成るセットアソシ
アティブ方式のキャッシュ記憶装置において、読出しま
たは書込みアドレスを保持するアドレス回路と、キャッ
シュ記憶内に登録されているデータのアドレスを記憶し
て前記アドレス回路に保持されるアドレスを供給すると
前記保持されたアドレスの目的とするデータ・ブロック
が前記キャッシュ記憶内に登録されていれば前記キャッ
シュ記憶内でのレベルを出力するアドレス・アレイと、
前記アドレス回路に保持される書込みアドレスおよび該
書込みアドレスを前記アドレス・アレイに供給して得ら
れたレベルの組を複数組並びに前記書込みアドレスに対
応した書込みデータを一時貯えるストアバッファと、一
度に読み書きするデータ幅で分割され、各々がアドレス
・レジスタおよびレベル毎の書込みを指示するライトイ
ネーブルレジスタを有し、前記ストアバッファからの書
込みデータを格納するデータ・アレイと、前記ストアバ
ッファの出力である書込みアドレスおよびレベルを、書
込みを行う前記分割されたデータ・アレイに供給する手
段と、前記アドレス回路に保持される読出しアドレスを
前記ストアバッファの出力が供給されていない全ての前
記分割されたデータ・アレイに供給する手段と、前記読
出しアドレスで読出しを行う分割データ・アレイに該読
出しアドレスを供給できたか否かを判定する手段と、該
判定結果が否でなければ前記分割データ・アレイから読
出したデータを演算装置へ送り、該判定結果が否であれ
ば、否でなくなるまで同じ読出しアドレスを前記分割デ
ータ・アレイに供給し続ける手段を備えることを特徴と
する、キャッシュ記憶装置。３、複数のカラムと複数のレベルから成るセットアソシ
アティブ方式のキャッシュ記憶装置において、読出しま
たは書込みアドレスを保持するアドレス回路と、キャッ
シュ記憶内に登録されているデータのアドレスを記憶し
て前記アドレス回路に保持されるアドレスを供給すると
前記保持されたアドレスの目的とするデータ・ブロック
が前記キャッシュ記憶内に登録されていれば前記キャッ
シュ記憶内でのレベルを出力するアドレス・アレイと、
前記アドレス回路に保持される書込みアドレスおよび該
書込みアドレスを前記アドレス・アレイに供給して得ら
れたレベルの組を複数組並びに前記書込みアドレスに対
応した書込みデータを一時貯えるストアバッファと、レ
ベル毎に分割されて、各々がアドレスレジスタを有して
、レベル毎に独立して指示に従い書込み動作し前記スト
アバッファからの書込みデータを格納する分割データ・
アレイと、前記アドレス回路に保持されている読出しア
ドレスによって索引された前記アドレス・アレイの出力
と、前記ストアバッファの出力である書込みレベルとを
比較し、読出しを行うレベルと書込みを行うレベルとが
同一か否かを判定する手段と、前記判定結果が否であれ
ば、前記アドレス回路に保持されている読出しアドレス
を、読出しを行うレベルの前記分割データアレイのアド
レスレジスタに供給すると共に、前記ストアバッファか
ら出力された書込みアドレスを、書込みを行うレベルの
前記分割データアレイのアドレスレジスタに供給して書
込み動作を行なわせ、異なる前記分割されたデータアレ
イ間で同時に読出しと書込みの動作を指示する手段と、
前記判定結果が同一であれば読出しを優先させる動作を
指示する手段を備えることを特徴とするキャッシュ記憶
装置。４、複数のカラムと複数のレベルから成るセットアソシ
アティブ方式のキャッシュ記憶装置において、読出しま
たは書込みアドレスを保持するアドレス回路と、キャッ
シュ記憶内に登録されているデータのアドレスを記憶し
て前記アドレス回路に保持されるアドレスを供給すると
前記保持されたアドレスの目的とするデータ・ブロック
が前記キャッシュ記憶内に登録されていれば前記キャッ
シュ記憶内でのレベルを出力するアドレス・アレイと、
前記アドレス回路に保持される書込みアドレスおよび該
書込みアドレスを前記アドレス・アレイに供給して得ら
れたレベルの組を複数組並びに前記書込みアドレスに対
応した書込みデータを一時貯えるストアバッファと、レ
ベル毎に分割されて各々がアドレスレジスタを有して、
レベル毎に独立して指示に従い書込み動作し前記ストア
バッファからの書込みデータを格納する分割データ・ア
レイと、前記ストアバッファの出力である書込みアドレ
スを、書込みを行うレベルの前記分割データ・アレイに
供給する手段と、前記アドレス回路に保持される読出し
アドレスを、前記ストアバッファの出力が供給されてい
ない全てのレベルの前記分割データ・アレイに供給する
手段と、前記読出しアドレスで読出しを行う前記分割デ
ータ・アレイに該アドレスを供給できたか否かを判定す
る手段と、該判定結果が否でなければ前記分割データ・
アレイから読出したデータを演算装置へ送り、該判定結
果が否であれば、否でなくなるまで同じ読出しアドレス
を前記分割データアレイに供給し続ける手段を備えるこ
とを特徴とするキャッシュ記憶装置。