JPH04147637A - 半導体集積回路のテストプログラムによる試験方法 - Google Patents
半導体集積回路のテストプログラムによる試験方法Info
- Publication number
- JPH04147637A JPH04147637A JP2272651A JP27265190A JPH04147637A JP H04147637 A JPH04147637 A JP H04147637A JP 2272651 A JP2272651 A JP 2272651A JP 27265190 A JP27265190 A JP 27265190A JP H04147637 A JPH04147637 A JP H04147637A
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- Japan
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- test
- terminals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のテストプログラムによる
試験方法に関するものである。
試験方法に関するものである。
第２図及び第３図は従来およびこの発明の詳細な説明す
るための図であり、第２図はＩＣウェハ及びその上に形
成されるＩＣチップの様子を、特にＩＣウェハの周辺部
について表わした説明図、第３図（ａ）〜（ｃ）はＩＣ
チップ及びチップ内の周辺にレイアウトされている電極
パッドの様子を表わした説明図である。図において、（
１）はＩＣウェハ、（２）はＩＣチップ、（３ａ） 、
（３ｂ）は欠はチップと呼ばれるＩＣウェハ上の周辺
部にあるもので、ＩＣチップ（２）の様にきちんと出来
上がったＩＣチップと違って、電極パッドの一部分が欠
けて存在しない。（［］）・・・（国）・・・ω）・・
・１口）はＩＣチップ（２）上の電極パッド、（■）・
・・（■）・・・（■）・・・（■）は各々の電極パッ
ドに相当したＩＣテスタの測定ピン陽を表わす。また、
第４図は従来のテストプログラムによるテスト順序の様
子を表わすフローチャート図である。
るための図であり、第２図はＩＣウェハ及びその上に形
成されるＩＣチップの様子を、特にＩＣウェハの周辺部
について表わした説明図、第３図（ａ）〜（ｃ）はＩＣ
チップ及びチップ内の周辺にレイアウトされている電極
パッドの様子を表わした説明図である。図において、（
１）はＩＣウェハ、（２）はＩＣチップ、（３ａ） 、
（３ｂ）は欠はチップと呼ばれるＩＣウェハ上の周辺
部にあるもので、ＩＣチップ（２）の様にきちんと出来
上がったＩＣチップと違って、電極パッドの一部分が欠
けて存在しない。（［］）・・・（国）・・・ω）・・
・１口）はＩＣチップ（２）上の電極パッド、（■）・
・・（■）・・・（■）・・・（■）は各々の電極パッ
ドに相当したＩＣテスタの測定ピン陽を表わす。また、
第４図は従来のテストプログラムによるテスト順序の様
子を表わすフローチャート図である。
次に、従来性なわれているテストプログラミングの動作
を説明する。ＩＣウェハの状態で、ＩＣチップの電気的
特性を試験する゛いわゆるウェハテストにおいては、Ｉ
Ｃチップ上の電極パッドを介してテスタの測定ビンと電
気信号をやりとりする。
を説明する。ＩＣウェハの状態で、ＩＣチップの電気的
特性を試験する゛いわゆるウェハテストにおいては、Ｉ
Ｃチップ上の電極パッドを介してテスタの測定ビンと電
気信号をやりとりする。
このウェハテストで、例えば、最初に測定するコンタク
トテスト（以下Ｉ／Ｆテスト）において、測定するピン
動を（■）から順に単純に昇順させていくとする。する
と、測定順序としては■、■、・・・■・・・■・・・
■・・・となるつ この様子を表わしたのが第４図である。まず、テストプ
ログラムがスタートすると、テスタの一番最初の測定ピ
ン■に対しＩ／Ｆテストを実行し良否を判定する。判定
の結果、否ｒつまね不良）であるならば、通常はいわゆ
るファーストフェイルストップ（不良が出た時点でプロ
グラムがヌトツブする）モードであるため、ＮＧ（不良
品）処理のルーチンへ行く。判定の結果が良ならばプロ
グラムは次のテストへ、つまり■ビンのＩ／Ｆテストの
実行と良否の判定を行ない、判定の内容に応じて■ピン
の場合と同じ様になる。以下、不良が発生しない限りは
、測定ピンが順々に進んでいき、■ビン、■ビン、■ピ
ン・・と続いて、ＩＣの最後のビンの工／Ｆテストが実
行されるわけである。
トテスト（以下Ｉ／Ｆテスト）において、測定するピン
動を（■）から順に単純に昇順させていくとする。する
と、測定順序としては■、■、・・・■・・・■・・・
■・・・となるつ この様子を表わしたのが第４図である。まず、テストプ
ログラムがスタートすると、テスタの一番最初の測定ピ
ン■に対しＩ／Ｆテストを実行し良否を判定する。判定
の結果、否ｒつまね不良）であるならば、通常はいわゆ
るファーストフェイルストップ（不良が出た時点でプロ
グラムがヌトツブする）モードであるため、ＮＧ（不良
品）処理のルーチンへ行く。判定の結果が良ならばプロ
グラムは次のテストへ、つまり■ビンのＩ／Ｆテストの
実行と良否の判定を行ない、判定の内容に応じて■ピン
の場合と同じ様になる。以下、不良が発生しない限りは
、測定ピンが順々に進んでいき、■ビン、■ビン、■ピ
ン・・と続いて、ＩＣの最後のビンの工／Ｆテストが実
行されるわけである。
［発明が解決しようとする課題〕
従来の半導体集積回路のテストプログラムによる試験方
法は以上の様に行なわれていたので、例えば、ＩＣチッ
プ（２）の様にチップの形状が完全で、電極パッドもき
ちんと有る場合はとも角、欠はチップ（３８）や（３ｂ
）の様に、チップの一部が欠けている場合は、その欠け
に相当する部分の測定ピンンのＩ／ＦテストでＮＧにな
る事は明白である。しかしながら、テストプログラムの
様に、測定ピンをＩＣチップの辺にそって、１つの測定
ビン毎にテストをしていったのではチップの欠けていな
い部分のテストは良でも、チップの欠けている部分の所
の測定をして初めて不良と判定されるので、それ迄のチ
ップの欠けていない部分に対してのテストが無駄になる
など、テストの効率上の問題点があった。
法は以上の様に行なわれていたので、例えば、ＩＣチッ
プ（２）の様にチップの形状が完全で、電極パッドもき
ちんと有る場合はとも角、欠はチップ（３８）や（３ｂ
）の様に、チップの一部が欠けている場合は、その欠け
に相当する部分の測定ピンンのＩ／ＦテストでＮＧにな
る事は明白である。しかしながら、テストプログラムの
様に、測定ピンをＩＣチップの辺にそって、１つの測定
ビン毎にテストをしていったのではチップの欠けていな
い部分のテストは良でも、チップの欠けている部分の所
の測定をして初めて不良と判定されるので、それ迄のチ
ップの欠けていない部分に対してのテストが無駄になる
など、テストの効率上の問題点があった。
この発明は上記の様な問題点を解消する為になされた本
ので、ＩＣウニノーの周辺に存在する欠はチップなどの
工／Ｆテストによる良否の判定を効率よく行なえる様に
したテストプログラムを得ることを目的とする。
ので、ＩＣウニノーの周辺に存在する欠はチップなどの
工／Ｆテストによる良否の判定を効率よく行なえる様に
したテストプログラムを得ることを目的とする。
〔課題を解決するための手段Ｊ
この発明に係る半導体集積回路のテストプログラムによ
る試験方法は被測定端子の測定順序を、はぼ直線状に配
置された複数個の被測定端子のうち両端子の被測定端子
をそれぞれ測定した後、両端部のうち一方の被測定端子
と隣接した被測定端子から順に隣接した被測定端子を測
定するようにしたものである。
る試験方法は被測定端子の測定順序を、はぼ直線状に配
置された複数個の被測定端子のうち両端子の被測定端子
をそれぞれ測定した後、両端部のうち一方の被測定端子
と隣接した被測定端子から順に隣接した被測定端子を測
定するようにしたものである。
この発明における半導体集積回路のテストプログラムに
よる試験方法は、Ｉ／Ｆテヌテス測定ピンの順序を、両
端部に配置された被測定端子をそれぞれ測定した後、両
端部の一方と隣接した被測定端子から順に隣接した被測
定端子を測定するので、欠はチップが早期に検出できる
。
よる試験方法は、Ｉ／Ｆテヌテス測定ピンの順序を、両
端部に配置された被測定端子をそれぞれ測定した後、両
端部の一方と隣接した被測定端子から順に隣接した被測
定端子を測定するので、欠はチップが早期に検出できる
。
以下、この発明の一実施例について説明すると、第１図
はこの発明の一実施例による半導体集積回路のテストプ
ログラムのフローチャート図である。図において、■、
■、■〜■は各々電極パッドに相当したＩＣテヌタの測
定ピン険を表わし。
はこの発明の一実施例による半導体集積回路のテストプ
ログラムのフローチャート図である。図において、■、
■、■〜■は各々電極パッドに相当したＩＣテヌタの測
定ピン険を表わし。
従来のものと同様である。
次に動作について、第１図のフローチャートに従って説
明する。テストプログラムがスタートして、まず■ピン
のＩ／Ｔテストを実行し良・否を判定する。ここまでは
従来と同じ。次に、測定ピンが■ビンに行くのでなく、
この場合■ピンにいく。
明する。テストプログラムがスタートして、まず■ピン
のＩ／Ｔテストを実行し良・否を判定する。ここまでは
従来と同じ。次に、測定ピンが■ビンに行くのでなく、
この場合■ピンにいく。
ここで■ビンはＩＣチップでいうと、四辺の角Ｃコーナ
ー）当りに位置する電極パッドに相当すると考える。以
下、第３図のＩＣチップと電極パッドの様子と照合しな
がら説明を続けると、次に■ピンのＸ／Ｆテスト、■ビ
ンのＩ／Ｆテヌテス■ピンのＩ／Ｆテスト、■＋１ピン
のＩ／Ｆテヌテス・・と続けて最後のビンについて工／
Ｆテストを行なう。
ー）当りに位置する電極パッドに相当すると考える。以
下、第３図のＩＣチップと電極パッドの様子と照合しな
がら説明を続けると、次に■ピンのＸ／Ｆテスト、■ビ
ンのＩ／Ｆテヌテス■ピンのＩ／Ｆテスト、■＋１ピン
のＩ／Ｆテヌテス・・と続けて最後のビンについて工／
Ｆテストを行なう。
この様なテストプログラミングであれば、例えば、 （
３ａ）の様な欠はチップの場合最初の■ビンのテストで
不良となり、逆に、（３ｂ）の様な欠はチップの場合は
、３番目の■ビンのテストで不良と判別できるわけであ
る。
３ａ）の様な欠はチップの場合最初の■ビンのテストで
不良となり、逆に、（３ｂ）の様な欠はチップの場合は
、３番目の■ビンのテストで不良と判別できるわけであ
る。
もちろん、正常な（２）の様なチップについては従来と
同じ内容のテストが実行されうる。
同じ内容のテストが実行されうる。
尚、上記実施例では、テスト項目としてＩ／Ｂ’テヌト
テスにとって説明したが、例えば、入力リークテスト（
Ｉｎ）や呂カリークチスト（Ｉｏｔ、ｋ）であって、上
記実施例と同様の効果が期待出来る。
テスにとって説明したが、例えば、入力リークテスト（
Ｉｎ）や呂カリークチスト（Ｉｏｔ、ｋ）であって、上
記実施例と同様の効果が期待出来る。
以上の様にこの発明によればテスト項目の測定順序を、
ＤＵＴのチップの様子を考慮して順序付ｔｌしたので、
テストプログラムの実行処理時間を短縮しながらも、今
迄と同じ測定結果、つまりＱＣ情報を得る事が出来るの
で、テスト工程の生産性の向上が期待出来る。
ＤＵＴのチップの様子を考慮して順序付ｔｌしたので、
テストプログラムの実行処理時間を短縮しながらも、今
迄と同じ測定結果、つまりＱＣ情報を得る事が出来るの
で、テスト工程の生産性の向上が期待出来る。
第１図はこの発明の一寮施例によるテストフローチャー
ト図、第２図はＩＣウェハの説明図、第３図（ａ）〜（
ｃ）はＩＣチップの説明図、第４図は従来のテストフロ
ーチャート図である。 図において、（１）はウェハ、（２）はＩＣチップ、（
３ａ）及び（３ｂ）は欠けＩＣチップ、■・・・９口・
・−１同・・・１日はＩＣチップの電極、■・・・、■
・・、■・・・。 ■はＩＣテスタのピン地である。 なお、図中、同一符号は同一、又は相当部分を示す。 代 埋 人 大 岩 増 雄第１図 第２図 １ ウェハ ２、ＩＣテ・、フ。 ３＾、３ｂ 欠けＩＣ＋、、フ。 第３図 ０国−１（ｂ） 第４図 ＮＧυ１！へ
ト図、第２図はＩＣウェハの説明図、第３図（ａ）〜（
ｃ）はＩＣチップの説明図、第４図は従来のテストフロ
ーチャート図である。 図において、（１）はウェハ、（２）はＩＣチップ、（
３ａ）及び（３ｂ）は欠けＩＣチップ、■・・・９口・
・−１同・・・１日はＩＣチップの電極、■・・・、■
・・、■・・・。 ■はＩＣテスタのピン地である。 なお、図中、同一符号は同一、又は相当部分を示す。 代 埋 人 大 岩 増 雄第１図 第２図 １ ウェハ ２、ＩＣテ・、フ。 ３＾、３ｂ 欠けＩＣ＋、、フ。 第３図 ０国−１（ｂ） 第４図 ＮＧυ１！へ
Claims (1)
- 半導体集積回路の複数個の被測定端子をＩＣテスタで
試験するテストプログラムによつて試験する方法におい
て、ＩＣテスタによる被測定端子の測定順序をほぼ直線
状に配置された複数個の上記被測定端子のうち両端部に
配置された被測定端子をそれぞれ測定した後、両端部の
被測定端子の一方の被測定端と隣接した被測定端子から
順に隣接した被測定端子を測定するようにした半導体集
積回路のテストプログラムによる試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272651A JPH04147637A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路のテストプログラムによる試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272651A JPH04147637A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路のテストプログラムによる試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147637A true JPH04147637A (ja) | 1992-05-21 |
Family
ID=17516892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272651A Pending JPH04147637A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路のテストプログラムによる試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962868A (en) * | 1997-07-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact check circuit |
-
1990
- 1990-10-09 JP JP2272651A patent/JPH04147637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962868A (en) * | 1997-07-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact check circuit |
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