JPS6313341A - 半導体集積回路とその試験方法 - Google Patents
半導体集積回路とその試験方法Info
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- JPS6313341A JPS6313341A JP61157237A JP15723786A JPS6313341A JP S6313341 A JPS6313341 A JP S6313341A JP 61157237 A JP61157237 A JP 61157237A JP 15723786 A JP15723786 A JP 15723786A JP S6313341 A JPS6313341 A JP S6313341A
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- Japan
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- test program
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- integrated circuits
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000010998 test method Methods 0.000 title claims 2
- 238000012360 testing method Methods 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 13
- 239000000523 sample Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
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- 238000003491 array Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路とその試験方法に関する。
半導体集積回路の製造工程において、半導体集積回路素
子（以下ＩＣ素子と称する）の形成工程を終了した半導
体集積回路基板（以下ＩＣウェーハと称する）を個々の
ＩＣ素子に切断分離する前に、ＩＣウェーハに形成され
た総てのＩＣ素子の試験を行なう。
子（以下ＩＣ素子と称する）の形成工程を終了した半導
体集積回路基板（以下ＩＣウェーハと称する）を個々の
ＩＣ素子に切断分離する前に、ＩＣウェーハに形成され
た総てのＩＣ素子の試験を行なう。
このｊＣウェーハの試験は、周知のごとく、試験装置の
移動台の上に被試験試料のＩＣウェーハを載置し、正確
に位置合せを行なった後、ＩＣ素子の表面に設けられた
パッドに試験装置がち導出された測定用探針の先端を接
触せしめ、予め作成された試験用プログラムに従って各
試験を行なってＩＣ素子の良否を判定する。次いで、移
動台含移動することにより上記操作をすべてのＩＣ素子
について繰返し全ＩＣ素子について試験を行なう。
移動台の上に被試験試料のＩＣウェーハを載置し、正確
に位置合せを行なった後、ＩＣ素子の表面に設けられた
パッドに試験装置がち導出された測定用探針の先端を接
触せしめ、予め作成された試験用プログラムに従って各
試験を行なってＩＣ素子の良否を判定する。次いで、移
動台含移動することにより上記操作をすべてのＩＣ素子
について繰返し全ＩＣ素子について試験を行なう。
以上の操作はすべて自動的に行なわれるのであるが、同
一のウェーハ上に２種類以上のＩＣ素子が形成されてい
るときは、ＩＣ素子の種類により試験プログラムを変更
せねばならないため、ＩＣウェーハの試験を前述したよ
うに自動的に行なうことができない。このような事態は
使用者の要求する情報を格納するマスクＲＯＭや、ゲー
トアレーの生産工程においてなど、比較的少量の発注を
受けたときや、ＩＣの研究・開発段階などで生じるもの
である。
一のウェーハ上に２種類以上のＩＣ素子が形成されてい
るときは、ＩＣ素子の種類により試験プログラムを変更
せねばならないため、ＩＣウェーハの試験を前述したよ
うに自動的に行なうことができない。このような事態は
使用者の要求する情報を格納するマスクＲＯＭや、ゲー
トアレーの生産工程においてなど、比較的少量の発注を
受けたときや、ＩＣの研究・開発段階などで生じるもの
である。
従来、このように複数種類のＩＣ素子が形成されたＩＣ
ウェーハの自動試験の方法としては、それぞれの種類の
ＩＣ素子をＩＣウェーハ上にある程度の数量をまとめて
配列し、そのまとめられた区域の先頭位置にそれぞれの
種類に対応した判定用素子を配設しておき、試験装置が
前記判定用素子を検知したときはこれにより引続＜ＩＣ
素子の種類を判定し、この判定された種類に対応せる試
験プログラムを選択する方法（例えば特開昭５８−２０
３９号公報）などが提案されている。しかるに、この方
法によれば、同一の種類のＩＣ素子をある程度の数量ご
とにＩＣウェーハ上の同一区域内にまとめて形成しなけ
ればならないため、ＩＣウェーハ上のＩＣ素子の配置に
制約が生じること、また前記判定用素子が何んらかの原
因で正しく形成されずに、従って試験装置がこの判定用
素子を判定できなかったときには、それに引続く被試験
ＩＣ素子が総べて試験プログラムを正しく選定できず、
ひいては正しい試験が行なわれないという欠点があった
。
ウェーハの自動試験の方法としては、それぞれの種類の
ＩＣ素子をＩＣウェーハ上にある程度の数量をまとめて
配列し、そのまとめられた区域の先頭位置にそれぞれの
種類に対応した判定用素子を配設しておき、試験装置が
前記判定用素子を検知したときはこれにより引続＜ＩＣ
素子の種類を判定し、この判定された種類に対応せる試
験プログラムを選択する方法（例えば特開昭５８−２０
３９号公報）などが提案されている。しかるに、この方
法によれば、同一の種類のＩＣ素子をある程度の数量ご
とにＩＣウェーハ上の同一区域内にまとめて形成しなけ
ればならないため、ＩＣウェーハ上のＩＣ素子の配置に
制約が生じること、また前記判定用素子が何んらかの原
因で正しく形成されずに、従って試験装置がこの判定用
素子を判定できなかったときには、それに引続く被試験
ＩＣ素子が総べて試験プログラムを正しく選定できず、
ひいては正しい試験が行なわれないという欠点があった
。
また、そのほかの提案としては被試験試料のＩＣウェー
ハに形成された各ＩＣ素子の位置座標と、各ＩＣ素子の
実行すべき試験プログラムの種類とを対応づけし、この
対応情報を予め試験装置が記憶しておき、被試験試料の
ＩＣウェーハを載置した移動台の移動に合わせて移動台
から試験装置に試験実行素子の位置座標を送出し、試験
装置はこの位置座標と前記対応情報と照合して試験プロ
グラムを選択する方法があった。しかるに、この方法に
よっても、基板上にＩＣ素子を形成するための工程（主
にはりソゲラフイエ程）とＩＣウェーハの試験装置との
間でＩＣウェーハ上の座標の原点を合わせる処理が介在
することや、各ＩＣウェーハごとにＩＣ素子の配列方法
が異なる場合などは各ＩＣウェーハ単位に前記対応情報
を付加せねばならず、製造工程での管理が非常に複雑に
なるなどの欠点があった。
ハに形成された各ＩＣ素子の位置座標と、各ＩＣ素子の
実行すべき試験プログラムの種類とを対応づけし、この
対応情報を予め試験装置が記憶しておき、被試験試料の
ＩＣウェーハを載置した移動台の移動に合わせて移動台
から試験装置に試験実行素子の位置座標を送出し、試験
装置はこの位置座標と前記対応情報と照合して試験プロ
グラムを選択する方法があった。しかるに、この方法に
よっても、基板上にＩＣ素子を形成するための工程（主
にはりソゲラフイエ程）とＩＣウェーハの試験装置との
間でＩＣウェーハ上の座標の原点を合わせる処理が介在
することや、各ＩＣウェーハごとにＩＣ素子の配列方法
が異なる場合などは各ＩＣウェーハ単位に前記対応情報
を付加せねばならず、製造工程での管理が非常に複雑に
なるなどの欠点があった。
水筒１の発明の半導体集積回路は、集積回路が形成され
ている半導体チップの一部に前記集積回路の試験に用い
る試験プログラムの選択に供する情報が電気回路で形成
され該電気回路に接続し前記情報を読出すためのパッド
が設けられて構成される。
ている半導体チップの一部に前記集積回路の試験に用い
る試験プログラムの選択に供する情報が電気回路で形成
され該電気回路に接続し前記情報を読出すためのパッド
が設けられて構成される。
水筒２の発明の半導体集積回路は、一つのチップ領域内
には一種類の集積回路が形成されているチップ領域が複
数種類の集積回路について一枚のウェーハ内に形成され
ている半導体ウェーハの前記チップ領域毎にその領域の
一部に前記集積回路の試験に用いる試験プログラムの選
択に供する情報を電気回路で形成し、前記チップ領域毎
に前記情報を読出して試験用プログラムを選択して前記
集積回路の試験を行うものである。
には一種類の集積回路が形成されているチップ領域が複
数種類の集積回路について一枚のウェーハ内に形成され
ている半導体ウェーハの前記チップ領域毎にその領域の
一部に前記集積回路の試験に用いる試験プログラムの選
択に供する情報を電気回路で形成し、前記チップ領域毎
に前記情報を読出して試験用プログラムを選択して前記
集積回路の試験を行うものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の一実施例のレイアウ
、ト図である。
、ト図である。
半導体ウェーハ１０には、一種類の集積回路が一つのチ
ップ領域内に形成されているようなチップ領域が縦、横
に多数配列されている。第１図には三つのチップ領域１
，２．３を示す。
ップ領域内に形成されているようなチップ領域が縦、横
に多数配列されている。第１図には三つのチップ領域１
，２．３を示す。
チップ領域１，２．３の各々には異った種類の集積回路
が形成されている。また、集積回路の試験プログラムの
選択に供する情報が電気回路で内部に形成されており、
それぞれの電気回路から情報を読出すためのパッド（１
１，１２，１３）、（２１，２２，２３）、（３１，３
２，３３＞がそれぞれのチップ領域内に形成されている
。電気回路については後述する。上記パッド以外のパッ
ドは、各ＩＣ素子の機能上の目的に応じて形成された電
気回路から導出された端子であり、試験装置の探針と接
触されて電気的試験のための信号の授受を行なう端子で
ある。これらパッドについては、チップ領域１．２．３
の集積回路の種類が異っている場合といえども、同一の
探針を素子１→２→３と順に接触させて試験する関係上
、各ＩＣ素子の同一位置に配置されているものである。
が形成されている。また、集積回路の試験プログラムの
選択に供する情報が電気回路で内部に形成されており、
それぞれの電気回路から情報を読出すためのパッド（１
１，１２，１３）、（２１，２２，２３）、（３１，３
２，３３＞がそれぞれのチップ領域内に形成されている
。電気回路については後述する。上記パッド以外のパッ
ドは、各ＩＣ素子の機能上の目的に応じて形成された電
気回路から導出された端子であり、試験装置の探針と接
触されて電気的試験のための信号の授受を行なう端子で
ある。これらパッドについては、チップ領域１．２．３
の集積回路の種類が異っている場合といえども、同一の
探針を素子１→２→３と順に接触させて試験する関係上
、各ＩＣ素子の同一位置に配置されているものである。
またこれらパッドは一般的にＩＣ製造の後工程において
各ＩＣ素子が個々に分離されたのち外部リード端子を取
りつけられる時に、外部リード端子との接続の素子側接
続端子となるものである。
各ＩＣ素子が個々に分離されたのち外部リード端子を取
りつけられる時に、外部リード端子との接続の素子側接
続端子となるものである。
第２図は第１図の各チップ領域内に形成される試験プロ
グラム選択情報を記憶する電気回路の一例を示す回路図
である。
グラム選択情報を記憶する電気回路の一例を示す回路図
である。
抵抗Ｒ１〜Ｒ６を配置しておき、節点４，５゜６の位置
を品種に応じて選ぶことにより抵抗分割の比が品種によ
って相違するので、端子７，８゜９には各品種の試験プ
ログラムの種類に応じた電圧値の組合せが符号化されて
出力される。ＩＣ試験装置は各ＩＣ素子の試験を行なう
前段階でこれら試験プログラム判定用パッドの電圧を測
定して符号の解読を行ない、その結果に応じて試験プロ
グラムを選択することが可能である。
を品種に応じて選ぶことにより抵抗分割の比が品種によ
って相違するので、端子７，８゜９には各品種の試験プ
ログラムの種類に応じた電圧値の組合せが符号化されて
出力される。ＩＣ試験装置は各ＩＣ素子の試験を行なう
前段階でこれら試験プログラム判定用パッドの電圧を測
定して符号の解読を行ない、その結果に応じて試験プロ
グラムを選択することが可能である。
以上説明したように、本発明は、試験プログラムの種類
を与える情報が個々の半導体チップ領域内に独立に形成
したので、半導体ウェーハに複数柱頭の集積回路を何ん
ら制約を受けずに全く自由に配置でき、極端な場合には
隣合う集積回路すべてが異品種である配置をしても個別
に試験することが可能である。また、集積回路形成工程
において何んらかの原因により試験プログラム判定用回
路が正しく形成されなかった場合でも、不良はそのＩＣ
素子１個のみに限定され、被害を拡大しないこと、また
試験プログラムの識別名そのものが前記判定回路からの
出力にも設定できるなめ、処理の中間に試験プログラム
の種類に対応づける対応表のごときものが不要であるこ
と、半導体ウェーハ上の座標情報を用いていないため、
ＩＣ素子形成工程とＩＣウェーハ試験工程とを結ぶとこ
ろの各ＩＣ素子の位置座標と試験プログラムの対応表な
どを予め準備しておく必要がなく、その結果ＩＣ製造の
管理が簡単になるなどの多くの効果が得られる。
を与える情報が個々の半導体チップ領域内に独立に形成
したので、半導体ウェーハに複数柱頭の集積回路を何ん
ら制約を受けずに全く自由に配置でき、極端な場合には
隣合う集積回路すべてが異品種である配置をしても個別
に試験することが可能である。また、集積回路形成工程
において何んらかの原因により試験プログラム判定用回
路が正しく形成されなかった場合でも、不良はそのＩＣ
素子１個のみに限定され、被害を拡大しないこと、また
試験プログラムの識別名そのものが前記判定回路からの
出力にも設定できるなめ、処理の中間に試験プログラム
の種類に対応づける対応表のごときものが不要であるこ
と、半導体ウェーハ上の座標情報を用いていないため、
ＩＣ素子形成工程とＩＣウェーハ試験工程とを結ぶとこ
ろの各ＩＣ素子の位置座標と試験プログラムの対応表な
どを予め準備しておく必要がなく、その結果ＩＣ製造の
管理が簡単になるなどの多くの効果が得られる。
第１図は本発明の半導体集積回路の一実施例のレイアウ
ト図、第２図は第１図の各チップ領域内に形成される試
験プログラム選択情報を記憶する電気回路の一例の回路
図である。 １．２．３・・・チップ領域、４，５．６・・・節点、
７．８．９・・・パッド、１０・・・半導体ウェーハ、
１１．１２，１３，２１，２２，２３，３１．３２３３
・・・パッド、Ｒ１−Ｒ６・・・抵抗。
ト図、第２図は第１図の各チップ領域内に形成される試
験プログラム選択情報を記憶する電気回路の一例の回路
図である。 １．２．３・・・チップ領域、４，５．６・・・節点、
７．８．９・・・パッド、１０・・・半導体ウェーハ、
１１．１２，１３，２１，２２，２３，３１．３２３３
・・・パッド、Ｒ１−Ｒ６・・・抵抗。
Claims (2)
- （１）集積回路が形成されている半導体チップ領域の
一部に前記集積回路の試験に用いる試験プログラムの選
択に供する情報が電気回路で形成され該電気回路に接続
し前記情報を読出すためのパッドが設けられていること
を特徴とする半導体集積回路。 - （２）一つのチップ領域内には一種類の集積回路が形
成されているチップ領域が複数種類の集積回路について
一枚のウェーハ内に形成されている半導体ウェーハの前
記チップ領域毎にその領域の一部に前記集積回路の試験
に用いる試験プログラムの選択に供する情報を電気回路
で形成し、前記チップ領域毎に前記情報を読出して試験
プログラムを選択して前記集積回路の試験を行うことを
特徴とする半導体集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157237A JPS6313341A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路とその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157237A JPS6313341A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路とその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313341A true JPS6313341A (ja) | 1988-01-20 |
Family
ID=15645244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157237A Pending JPS6313341A (ja) | 1986-07-03 | 1986-07-03 | 半導体集積回路とその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294539A (ja) * | 1988-09-30 | 1990-04-05 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
| WO2011115055A1 (ja) * | 2010-03-15 | 2011-09-22 | オムロン株式会社 | 接点開閉装置 |
| CN111508546A (zh) * | 2019-01-31 | 2020-08-07 | 群联电子股份有限公司 | 解码方法、存储器控制电路单元与存储器存储装置 |
-
1986
- 1986-07-03 JP JP61157237A patent/JPS6313341A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294539A (ja) * | 1988-09-30 | 1990-04-05 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
| WO2011115055A1 (ja) * | 2010-03-15 | 2011-09-22 | オムロン株式会社 | 接点開閉装置 |
| CN111508546A (zh) * | 2019-01-31 | 2020-08-07 | 群联电子股份有限公司 | 解码方法、存储器控制电路单元与存储器存储装置 |
| CN111508546B (zh) * | 2019-01-31 | 2023-06-27 | 群联电子股份有限公司 | 解码方法、存储器控制电路单元与存储器存储装置 |
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