JPH04148265A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH04148265A JPH04148265A JP27019190A JP27019190A JPH04148265A JP H04148265 A JPH04148265 A JP H04148265A JP 27019190 A JP27019190 A JP 27019190A JP 27019190 A JP27019190 A JP 27019190A JP H04148265 A JPH04148265 A JP H04148265A
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- Japan
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- cpu
- bus
- dma
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技４４Ｔ（第３図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作用
実施例（第２図）
発明の効果
〔概要〕
データ処理装置に関し、
サブＣＰＵと共有メモリを設けることなく、ＤＭＡ中に
ＣＰＵが他の処理を実行できるように構成することを目
的とし、 ｃｐｕと、ＤＭＡ＠御部と、メモリと、入出力制御部を
有するデータ処理装置において、バス制御手段を設け、
ＤＭＡ実行中は、バス制御手段によりＣＰＵと内部バス
を分離状態としたものである。
ＣＰＵが他の処理を実行できるように構成することを目
的とし、 ｃｐｕと、ＤＭＡ＠御部と、メモリと、入出力制御部を
有するデータ処理装置において、バス制御手段を設け、
ＤＭＡ実行中は、バス制御手段によりＣＰＵと内部バス
を分離状態としたものである。
本発明はＤＭＡ処理中にＣＰＵを動作可能としたデータ
処理装置に関する。
処理装置に関する。
近年のコンピュータ・システムの高速化の要求に伴い、
メモリと、入出力装置（Ｉｌｏ）間のデータ転送にはＤ
ＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
方式が提供されているが、ＤＭＡ中は他の処理を待たせ
る必要がある。
メモリと、入出力装置（Ｉｌｏ）間のデータ転送にはＤ
ＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
方式が提供されているが、ＤＭＡ中は他の処理を待たせ
る必要がある。
それ故、従来のＤＭＡ処理中に、ＣＰＵを動作させるデ
ータ処理装置では、第３図に示す如く、メインＣＰＵ５
０、サブＣＰＵ５１． ＤＭＡ１ｌＪ？ｉｌ１部５２、
揮発性メモリ５３、ｌ１０５４、共有ＲＡＭ５５等を使
用してＤＭＡを実行していた。
ータ処理装置では、第３図に示す如く、メインＣＰＵ５
０、サブＣＰＵ５１． ＤＭＡ１ｌＪ？ｉｌ１部５２、
揮発性メモリ５３、ｌ１０５４、共有ＲＡＭ５５等を使
用してＤＭＡを実行していた。
例えばｌ１０５４が揮発性メモリ５３に対しＤＭＡを行
う場合、まずｌ１０５４がＤＭＡリクエスト信号をＤ
Ｍ Ａ ｉｌ＋御部５２に出力する。これによりＤＭＡ
制御部５２がサブＣＰＬ１５１に対しＤＭＡリクエスト
信号（ＤＲＥＱ）を出力する。これに対しサブＣＰＵ５
１は揮発性メモリ５３のアクセス開始先アドレスと終了
アドレス（又はデータ長）と許可信号（ＤＡＣＫ）を与
え、これによりＤＭＡ制御部５２が［１０５４に対し許
可を与え、ＤＭＡを実行させる。このときサブＣＰＵ５
１はバスを開放状態として動作停止状態にある。
う場合、まずｌ１０５４がＤＭＡリクエスト信号をＤ
Ｍ Ａ ｉｌ＋御部５２に出力する。これによりＤＭＡ
制御部５２がサブＣＰＬ１５１に対しＤＭＡリクエスト
信号（ＤＲＥＱ）を出力する。これに対しサブＣＰＵ５
１は揮発性メモリ５３のアクセス開始先アドレスと終了
アドレス（又はデータ長）と許可信号（ＤＡＣＫ）を与
え、これによりＤＭＡ制御部５２が［１０５４に対し許
可を与え、ＤＭＡを実行させる。このときサブＣＰＵ５
１はバスを開放状態として動作停止状態にある。
このようなりＭＡアクセスはメインＣＰＵ５０からｌ１
０５４に対し、例えばウオ・ンチ・ド・ング・タイマの
ライトの場合も可能である。即ち、メインＣＰＵ５０は
共有メモリ５５に所望のデータを記入し、サブＣＰＵ５
１をリセットする。これによりサブＣＰＵ５１は共有メ
モリ５５から所望のデータを揮発性メモリ５３に転記す
る。そしてＤＭＡにより［１０５４がこの揮発性メモリ
５３からデータを読み出しタイマにライトする。
０５４に対し、例えばウオ・ンチ・ド・ング・タイマの
ライトの場合も可能である。即ち、メインＣＰＵ５０は
共有メモリ５５に所望のデータを記入し、サブＣＰＵ５
１をリセットする。これによりサブＣＰＵ５１は共有メ
モリ５５から所望のデータを揮発性メモリ５３に転記す
る。そしてＤＭＡにより［１０５４がこの揮発性メモリ
５３からデータを読み出しタイマにライトする。
このようにしてＤＭＡが行われているとき、サブＣＰＵ
５１は動作停止状態にあるが、メインＣＰＵ５０は処理
を続けることができ、例えば図示省略した別のＩｌｏに
対しＤＭＡを行うこともできる。
５１は動作停止状態にあるが、メインＣＰＵ５０は処理
を続けることができ、例えば図示省略した別のＩｌｏに
対しＤＭＡを行うこともできる。
ＤＭＡ処理中にメインＣＰ［Ｊが動作可能にするために
、従来ではサブＣＰＵと共有ＲＡＭを介してアクセスを
行わなければならないという問題があった。したがって
本発明の目的は、サブＣＰＵや共有ＲＡＭを使用せずに
、ＤＭＡ中にメインＣＰＵからＩｌｏをアクセス動作可
能にすることによりアクセス時間の短縮を可能としたＤ
ＭＡ中のＣＰＵアクセス方式を提供することである。
、従来ではサブＣＰＵと共有ＲＡＭを介してアクセスを
行わなければならないという問題があった。したがって
本発明の目的は、サブＣＰＵや共有ＲＡＭを使用せずに
、ＤＭＡ中にメインＣＰＵからＩｌｏをアクセス動作可
能にすることによりアクセス時間の短縮を可能としたＤ
ＭＡ中のＣＰＵアクセス方式を提供することである。
前記目的を達成するため、本発明では、第１図に示す如
く、バス調停部５とバス制御部６を設ける。またＣＰＵ
Ｉは第３図におけるメインＣＰＵ５０に対応するもので
あり、ＤＭＡ制御部２、メモリ（半導体メモリ）３、ｌ
１０１ｊＩ？１１部４は、それぞれ第３図におけるＤＭ
Ａ制御部５２、揮発性メモリ５３、ｌ１０５４に対応す
るものである。
く、バス調停部５とバス制御部６を設ける。またＣＰＵ
Ｉは第３図におけるメインＣＰＵ５０に対応するもので
あり、ＤＭＡ制御部２、メモリ（半導体メモリ）３、ｌ
１０１ｊＩ？１１部４は、それぞれ第３図におけるＤＭ
Ａ制御部５２、揮発性メモリ５３、ｌ１０５４に対応す
るものである。
バス調停部５はＣＰＵＩからメモリ３．１１０制御部４
等に対するアクセス制御と、ＤＭＡ制御部２からのアク
セス要求に対する調停を行ったり、ＣＰＵＩからのアク
セス時にはアドレスバスとデータバスをローインピーダ
ンスにして接続状態とするもののＤＭＡ時にはこれらを
ハイインピーダンスにしてＣＰＵＩからのアクセスを制
御するようにバス制御部６を制御したり、ＤＭＡＩＩ？
１部２からのＤＭＡ要求信号に対するバス使用許可信号
を発生したり、ＤＭＡ中に１回だけライト動作可能とす
るものである。
等に対するアクセス制御と、ＤＭＡ制御部２からのアク
セス要求に対する調停を行ったり、ＣＰＵＩからのアク
セス時にはアドレスバスとデータバスをローインピーダ
ンスにして接続状態とするもののＤＭＡ時にはこれらを
ハイインピーダンスにしてＣＰＵＩからのアクセスを制
御するようにバス制御部６を制御したり、ＤＭＡＩＩ？
１部２からのＤＭＡ要求信号に対するバス使用許可信号
を発生したり、ＤＭＡ中に１回だけライト動作可能とす
るものである。
バス制御部６は、通常アクセス時にはＣＰＵ １と内部
アドレスバス７、内部データバス８を接続状態にし、Ｄ
ＭＡ中は内部アドレスバス７及び内部データバス８をハ
イインピーダンス状態にしてＣＰＵＩから分離したり、
ＤＭＡ中に１回アクセス可能にするためのアドレスとデ
ータを保持するものであり、前記内部アドレスバス７、
内部デタバス８とＣＰＵＩとを接続分離するためにバッ
ファ部６−１を具備し、ＤＭＡ中に１回アクセス用のア
ドレス及びデータ保持のためのラッチ部石２を具備する
。
アドレスバス７、内部データバス８を接続状態にし、Ｄ
ＭＡ中は内部アドレスバス７及び内部データバス８をハ
イインピーダンス状態にしてＣＰＵＩから分離したり、
ＤＭＡ中に１回アクセス可能にするためのアドレスとデ
ータを保持するものであり、前記内部アドレスバス７、
内部デタバス８とＣＰＵＩとを接続分離するためにバッ
ファ部６−１を具備し、ＤＭＡ中に１回アクセス用のア
ドレス及びデータ保持のためのラッチ部石２を具備する
。
なお、第１図においてｌＯは、ＤＭＡ中にＣＰＵ１がア
クセス動作可能な、他のＩ１０制御部、メモリ等を示す
。
クセス動作可能な、他のＩ１０制御部、メモリ等を示す
。
ＣＰＵＩがＤＭＡｉＩｉＩＪｍ部２、メモリ３、Ｉ１０
制御部４等をアクセスするときは、バッファ部６−１を
経由して行うようにする。そしてＤＭＡ制御部２がデー
タ転送を制御する場合には、バス調停部５がバス制御部
６を制御して、バッファ部６１及びラッチ部６−２の出
力側をハイインピダンスにしてＣＰＵＩと内部アドレス
バス７、内部データバス８とを分離状態にしておき、Ｉ
１０制御部４とメモリ３間のデータ転送を行う。従って
ＣＰＵ １は他のＩ１０制御部・メモリｌＯをアクセス
することができる。
制御部４等をアクセスするときは、バッファ部６−１を
経由して行うようにする。そしてＤＭＡ制御部２がデー
タ転送を制御する場合には、バス調停部５がバス制御部
６を制御して、バッファ部６１及びラッチ部６−２の出
力側をハイインピダンスにしてＣＰＵＩと内部アドレス
バス７、内部データバス８とを分離状態にしておき、Ｉ
１０制御部４とメモリ３間のデータ転送を行う。従って
ＣＰＵ １は他のＩ１０制御部・メモリｌＯをアクセス
することができる。
またＤＭＡ中でも、ＣＰＵＩはう、チ部６−２にアドレ
スとデータをラッチさせておくことにより、１回目のラ
イト動作のみを行うことができる。
スとデータをラッチさせておくことにより、１回目のラ
イト動作のみを行うことができる。
この１回のライト動作は、ＤＭＡ終了後すくに行われる
。なおもしＤＭＡ中に２回以上のアクセスがあれば、２
回目からのアクセスはエラー信号を出力させ、リード・
ライト動作は実行せずにＣＰＵ１はエラー処理を行い、
このエラー処理後、次の処理をすることができる。
。なおもしＤＭＡ中に２回以上のアクセスがあれば、２
回目からのアクセスはエラー信号を出力させ、リード・
ライト動作は実行せずにＣＰＵ１はエラー処理を行い、
このエラー処理後、次の処理をすることができる。
本発明の一実施例を第２図にもとづき説明する。
第２図において、第１図と同一記号は同一部分を示す。
バス調停部５は、バス制御部６の出力部分及びバッファ
５−６を高インピーダンス状態に制御するバス制御指示
部１Ｌ ＤＭＡ中にＣＰＵＩから２回以上ライトアクセ
ス要求が行われたときエラ信号を出力しＣＰＵＩに割込
みを行うエラー検出部１２、ＤＭＡ８１１１１１部２か
らのＤＭＡ要求に対し詐りを与えるか否かを判断する調
停部５−１、フリ・ンブ・フロンツブ５−２．５−３．
５−４．５５、バッファ５−６を有する。
５−６を高インピーダンス状態に制御するバス制御指示
部１Ｌ ＤＭＡ中にＣＰＵＩから２回以上ライトアクセ
ス要求が行われたときエラ信号を出力しＣＰＵＩに割込
みを行うエラー検出部１２、ＤＭＡ８１１１１１部２か
らのＤＭＡ要求に対し詐りを与えるか否かを判断する調
停部５−１、フリ・ンブ・フロンツブ５−２．５−３．
５−４．５５、バッファ５−６を有する。
バス制御部６は、ＣＰＵ １から出力されるアドレスが
一時保持されるアドレス・ラッチ６−２１、ＣＰＵＩか
ら出力されるデータが一時保持されるデータ・ラッチ６
−２−２、ＤＭＡ中にライトするときのアドレスが一時
セットされる、例えば８ビツトのアドレス・ラッチ６−
２−Ｌ同しくデータが一時セットされる、例えば８ビツ
トのデータ・ラッチ６−２−２を有する。なお、アドレ
ス・バッファ６−１−１とデータ・バッファ６１−２が
第１図のバッファ部６−１に含まれ、アドレス・ラッチ
６−２−１とデータ・ラッチ６２−２が第１図のランチ
部６−２に含まれる。
一時保持されるアドレス・ラッチ６−２１、ＣＰＵＩか
ら出力されるデータが一時保持されるデータ・ラッチ６
−２−２、ＤＭＡ中にライトするときのアドレスが一時
セットされる、例えば８ビツトのアドレス・ラッチ６−
２−Ｌ同しくデータが一時セットされる、例えば８ビツ
トのデータ・ラッチ６−２−２を有する。なお、アドレ
ス・バッファ６−１−１とデータ・バッファ６１−２が
第１図のバッファ部６−１に含まれ、アドレス・ラッチ
６−２−１とデータ・ラッチ６２−２が第１図のランチ
部６−２に含まれる。
１３は発振器であってＣＰＵＩを動作制御するクロック
を出力するものである。
を出力するものである。
次に本発明の動作について説明する。
まずＩ１０制御部４がＤＭＡ制御部２に対しＤＭＡ転送
要求信号ＤＲＥＱを出力すると、ＤＭＡ制御部２は調停
部５−１に対しバス開放要求信号を出力する。このとき
、ＣＰＵ １が内部アドレスバス７、内部データバス８
を使用中であれば、これが調停部５−１に伝達されてい
るので、調停部５−１はこのＣＰＵＩのこれらの使用終
了を待ち、フリップ・フロップ５−２の出力をｒｌ、に
して内部バス使用許可信号をＤ Ｍ Ａ ＩＩＪ御部２
に与える。
要求信号ＤＲＥＱを出力すると、ＤＭＡ制御部２は調停
部５−１に対しバス開放要求信号を出力する。このとき
、ＣＰＵ １が内部アドレスバス７、内部データバス８
を使用中であれば、これが調停部５−１に伝達されてい
るので、調停部５−１はこのＣＰＵＩのこれらの使用終
了を待ち、フリップ・フロップ５−２の出力をｒｌ、に
して内部バス使用許可信号をＤ Ｍ Ａ ＩＩＪ御部２
に与える。
このフリップ・フロップ５−２の出力［ＩＪはバス制御
指示部１１に伝達され、バス制御指示部１１はバス制御
部６のバス・バッファ６−１−１、データ・バッファ６
−１−２、アドレス・ラッチ６−２−１、データ・ラッ
チ６−２−２、バッファ５−６をハイインピーダンスに
して内部アドレスバス７と内部データバス８をＣＰＵ１
から分離状態にする。尚、分離状態とは、３−３ｔａｔ
ｅ出力またはオーブンコレクタ出力をＤｏｔ−ＯＲ接続
したバスなどで入力端で信号が変化しでも、出力側をハ
イインピーダンス状態に保ち、他のＤｏｔ−ＯＲされた
素子からの出力信号に左右される状態のことである。前
記フリップ・フロップ５２の出力「１」は、またフリッ
プ・フロップ５３．５−４をリセットする。そして前記
内部バス使用許可信号がＤＭＡ制御部２に与えられた−
ことによりＤＭＡ制御部２はＩ１０制御部４に対しＤＭ
Ａ許可信号ＤＡＣＫを与え、これによりＩ１０制御部４
はメモリ３にデータ転送あるいはデータ続出し等のアク
セスを行うことができる。このときＣＰＵＩは、前記の
如くバス制御部６により分離状態にあるので、他のメモ
リ、Ｉｌｏ等の装置１０をアクセスすることができる。
指示部１１に伝達され、バス制御指示部１１はバス制御
部６のバス・バッファ６−１−１、データ・バッファ６
−１−２、アドレス・ラッチ６−２−１、データ・ラッ
チ６−２−２、バッファ５−６をハイインピーダンスに
して内部アドレスバス７と内部データバス８をＣＰＵ１
から分離状態にする。尚、分離状態とは、３−３ｔａｔ
ｅ出力またはオーブンコレクタ出力をＤｏｔ−ＯＲ接続
したバスなどで入力端で信号が変化しでも、出力側をハ
イインピーダンス状態に保ち、他のＤｏｔ−ＯＲされた
素子からの出力信号に左右される状態のことである。前
記フリップ・フロップ５２の出力「１」は、またフリッ
プ・フロップ５３．５−４をリセットする。そして前記
内部バス使用許可信号がＤＭＡ制御部２に与えられた−
ことによりＤＭＡ制御部２はＩ１０制御部４に対しＤＭ
Ａ許可信号ＤＡＣＫを与え、これによりＩ１０制御部４
はメモリ３にデータ転送あるいはデータ続出し等のアク
セスを行うことができる。このときＣＰＵＩは、前記の
如くバス制御部６により分離状態にあるので、他のメモ
リ、Ｉｌｏ等の装置１０をアクセスすることができる。
このＤＭＡ中の状態で１回目のライト動作を行うことが
できる。このライト信号ＷはＣＰＵＩより出力されてフ
リップ・フロップ５−３に記入される。そしてＣＰＵＩ
より出力されたアドレスと書込み用のデータがそれぞれ
アドレス・ラッチ６２−１、データ・ラッチ６−２−２
に記入される。そしてＤＭＡが終わればバス制御指示部
１１がローインピーダンスに戻し、フリップ・フロップ
５−４に前記フリップ・フロップ５−３にラッチされて
いるライト信号Ｗがラッチされ、バッファ５−６にこれ
が保持され、ライト信号が１１０制御部４、ＤＭＡ！Ｉ
Ｉ？ｉ１部２、メモリ３に伝達される。このとき、アド
レス・ラッチ６−２−１、データ・ラッチ６−２−２に
ラッチされていたアドレス、データに基づき所定のライ
ト処理が行われる。しかし、ＤＭＡ中に、ＣＰＵＩより
２回以上ライト信号が出力されると、２回目のライト信
号によりフリップ・フロップ５−３に保持されていたラ
イト信号がフリップ・フロップ５−５に転記され、これ
がエラー検出器１２に検出され、ＣＰＵ１にエラー割込
信号が出力され、アクセスが無効とされることになる。
できる。このライト信号ＷはＣＰＵＩより出力されてフ
リップ・フロップ５−３に記入される。そしてＣＰＵＩ
より出力されたアドレスと書込み用のデータがそれぞれ
アドレス・ラッチ６２−１、データ・ラッチ６−２−２
に記入される。そしてＤＭＡが終わればバス制御指示部
１１がローインピーダンスに戻し、フリップ・フロップ
５−４に前記フリップ・フロップ５−３にラッチされて
いるライト信号Ｗがラッチされ、バッファ５−６にこれ
が保持され、ライト信号が１１０制御部４、ＤＭＡ！Ｉ
Ｉ？ｉ１部２、メモリ３に伝達される。このとき、アド
レス・ラッチ６−２−１、データ・ラッチ６−２−２に
ラッチされていたアドレス、データに基づき所定のライ
ト処理が行われる。しかし、ＤＭＡ中に、ＣＰＵＩより
２回以上ライト信号が出力されると、２回目のライト信
号によりフリップ・フロップ５−３に保持されていたラ
イト信号がフリップ・フロップ５−５に転記され、これ
がエラー検出器１２に検出され、ＣＰＵ１にエラー割込
信号が出力され、アクセスが無効とされることになる。
このようにしてＤＭＡ中に１回だけライト動作ができる
ので、例えばウォッチドッグ・タイマ等による暴走監視
タイマのライト動作を行うことができる。尚、ＤＭＡ中
の２回目のアクセスでエラーにしたくなければ、ＣＰＵ
（７）ＲＥＡＤＹ機能を使用し、ＤＭＡが終了するまで
２回目のアクセスを待たせることもできる。
ので、例えばウォッチドッグ・タイマ等による暴走監視
タイマのライト動作を行うことができる。尚、ＤＭＡ中
の２回目のアクセスでエラーにしたくなければ、ＣＰＵ
（７）ＲＥＡＤＹ機能を使用し、ＤＭＡが終了するまで
２回目のアクセスを待たせることもできる。
勿論、ＤＭＡ中でなければ、バス制御指示部１１がバッ
ファ５−６及びバス制御部６をローインピーダンス状態
にしてＣＰＵＩと内部アドレスバス、内部データバスを
接続状態にしておき、ＣＰＵ１からＤＭＡ制御部２、メ
モリ３、］１０制御部４等へのアクセスが可能となる。
ファ５−６及びバス制御部６をローインピーダンス状態
にしてＣＰＵＩと内部アドレスバス、内部データバスを
接続状態にしておき、ＣＰＵ１からＤＭＡ制御部２、メ
モリ３、］１０制御部４等へのアクセスが可能となる。
またリート信号検出手段を設けて、ＤＭＡ中のときゲー
トをオンにしてそのり＝ド信号検出手段の出力をエラー
−発生回路に伝達するように構成すれば、ＤＭＡ中にＣ
ＰＵＩより１回でもリード動作が行われたときエラー割
込み信号を発生させ、エラー処理を行わせることもでき
る。
トをオンにしてそのり＝ド信号検出手段の出力をエラー
−発生回路に伝達するように構成すれば、ＤＭＡ中にＣ
ＰＵＩより１回でもリード動作が行われたときエラー割
込み信号を発生させ、エラー処理を行わせることもでき
る。
二のように、ＤＭＡ中の１回目のライト動作はＤＭＡ終
了後すぐ行わせることができる。そして２回目からのラ
イトアクセス又はリートアクセスは、エラーを発生させ
、ライト動作又はリード動作を実行せずにＣＰＵはエラ
ー処理後法の処理をすることができる。
了後すぐ行わせることができる。そして２回目からのラ
イトアクセス又はリートアクセスは、エラーを発生させ
、ライト動作又はリード動作を実行せずにＣＰＵはエラ
ー処理後法の処理をすることができる。
本発明によればサブＣＰｔＪ及び共通メモリを使用する
ことなく、ＤＭＡ転送を行っているバスをＣＰＵと分離
することができるので、ＣＰＵは他の処理を行うことが
可能となり、その処理性能の向上をはかることができる
。
ことなく、ＤＭＡ転送を行っているバスをＣＰＵと分離
することができるので、ＣＰＵは他の処理を行うことが
可能となり、その処理性能の向上をはかることができる
。
第１図は本発明の原理説明図、
第２図は本発明の一実施例構成図、
第３図は従来例を示す。
１− ＣＰ Ｕ
２−ＤＭＡＩｉ制御部
３ メモリ
４− ■１０制御部
５−バス調停部
６−バス制御部
Claims (3)
- （１）ＣＰＵ（１）と、ＤＭＡ制御部（２）と、メモリ
（３）と、入出力制御部（４）を有するデータ処理装置
において、 バス制御手段（６）を設け、 ＤＭＡ実行中はバス制御手段（６）によりＣＰＵ（１）
と内部バス（７）、（８）を分離状態としたことを特徴
とするデータ処理装置。 - （２）少なくとも２回ライト動作信号が出力されたとき
エラー検出信号を出力するエラー検出手段を有するバス
調停手段（５）を設けたことを特徴とする請求項（１）
記載のデータ処理装置。 - （３）ＣＰＵ（７）ＲＥＡＤＹ制御機能により、２回目
のライト動作を１回目のライト動作が終了するまで待た
せるバス調停手段を設けたことを特徴とする請求項（１
）記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27019190A JPH04148265A (ja) | 1990-10-08 | 1990-10-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27019190A JPH04148265A (ja) | 1990-10-08 | 1990-10-08 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148265A true JPH04148265A (ja) | 1992-05-21 |
Family
ID=17482794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27019190A Pending JPH04148265A (ja) | 1990-10-08 | 1990-10-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148265A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS5972533A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | ダイレクトメモリアクセス方式 |
| JPS6123268A (ja) * | 1984-07-11 | 1986-01-31 | Omron Tateisi Electronics Co | Ｄｍａインタ−フエ−ス装置 |
| JPS6182264A (ja) * | 1984-09-28 | 1986-04-25 | Ricoh Co Ltd | Ｄｍａ転送システム |
-
1990
- 1990-10-08 JP JP27019190A patent/JPH04148265A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS5972533A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | ダイレクトメモリアクセス方式 |
| JPS6123268A (ja) * | 1984-07-11 | 1986-01-31 | Omron Tateisi Electronics Co | Ｄｍａインタ−フエ−ス装置 |
| JPS6182264A (ja) * | 1984-09-28 | 1986-04-25 | Ricoh Co Ltd | Ｄｍａ転送システム |
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