JPH0414830A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0414830A JPH0414830A JP2118384A JP11838490A JPH0414830A JP H0414830 A JPH0414830 A JP H0414830A JP 2118384 A JP2118384 A JP 2118384A JP 11838490 A JP11838490 A JP 11838490A JP H0414830 A JPH0414830 A JP H0414830A
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- JP
- Japan
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- film
- electrode
- emitter
- substrate
- sio2 film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置、特に、コンタクト電極の形成方
法に関し。
法に関し。
カバレンジの良いコンタクト電極を得ることを目的とし
。
。
自己整合型バイポーラトランジスタのエミッタ電極の形
成に際し、シリコン基板上に第１の二酸化シリコン膜を
被覆し、該基板上の第１の二酸化シリコン膜に開口部を
形成し、該基板に導電膜を被覆し、パタニングしてエミ
ッタコンタクト電極を形成し、該シリコン基板上に第２
の二酸化シリコン膜を被覆する工程と、該第２の二酸化
シリコン膜を異方性エンチングし、エミッタ電極の凹部
に一部残してエツチング除去する工程と、該シリコン基
板上に第３の二酸化シリコン膜を被覆する工程と、レジ
スト膜をマスクとして１等方性エツチングにより該第３
の二酸化シリコン膜を途中迄エツチングして削る工程と
、該レジスト膜をマスクとして、異方性エツチングによ
り該第３の二酸化シリコン膜を全部エツチング除去し、
該レジストを除去し、金属配線膜を被覆する工程とを含
むように構成する。
成に際し、シリコン基板上に第１の二酸化シリコン膜を
被覆し、該基板上の第１の二酸化シリコン膜に開口部を
形成し、該基板に導電膜を被覆し、パタニングしてエミ
ッタコンタクト電極を形成し、該シリコン基板上に第２
の二酸化シリコン膜を被覆する工程と、該第２の二酸化
シリコン膜を異方性エンチングし、エミッタ電極の凹部
に一部残してエツチング除去する工程と、該シリコン基
板上に第３の二酸化シリコン膜を被覆する工程と、レジ
スト膜をマスクとして１等方性エツチングにより該第３
の二酸化シリコン膜を途中迄エツチングして削る工程と
、該レジスト膜をマスクとして、異方性エツチングによ
り該第３の二酸化シリコン膜を全部エツチング除去し、
該レジストを除去し、金属配線膜を被覆する工程とを含
むように構成する。
本発明は、半導体装置、特に、コンタクト電極の形成方
法に関する。
法に関する。
近年の高集積、高微細化の要求に伴い、多層配線等のコ
ンタクトホールも小さくなって、コンタクト電極金属の
カバレンジの向上が要望されている。
ンタクトホールも小さくなって、コンタクト電極金属の
カバレンジの向上が要望されている。
〔従来の技術〕
第２図は従来例の説明図である。
図において、１）はシリコン（Ｓｉ）基板、１２はフィ
ールド二酸化シリコン（ＳｉＯ□）膜、１３は第１の多
結晶シリコン（ポリＳｉ）膜、１４は第１のＳｉＯ□膜
、１５は第２のポリＳｉ膜、 １６は白金シリサイド（
ＰｔＳｔｚ）膜、１７は第２のＳｉＯ□膜、１８はアル
ミニウム（Ａ１）膜である。
ールド二酸化シリコン（ＳｉＯ□）膜、１３は第１の多
結晶シリコン（ポリＳｉ）膜、１４は第１のＳｉＯ□膜
、１５は第２のポリＳｉ膜、 １６は白金シリサイド（
ＰｔＳｔｚ）膜、１７は第２のＳｉＯ□膜、１８はアル
ミニウム（Ａ１）膜である。
第２図（ａ）にエミッタ電極部分を示す自己整合型の高
速バイポーラトランジスタを含むＬＳＩ等において、ト
ランジスタのコンタクトポリＳｉ膜上に白金シリサイド
等を積層している構造の場合に、第２の５ｉｆｔ膜１７
を等方性エツチングにより。
速バイポーラトランジスタを含むＬＳＩ等において、ト
ランジスタのコンタクトポリＳｉ膜上に白金シリサイド
等を積層している構造の場合に、第２の５ｉｆｔ膜１７
を等方性エツチングにより。
エミッタ電極上に開口した場合には、第２図（ｂ）に示
すように、その上に形成したＡ／膜１８が、第２のＳｉ
Ｏ□膜１７膜間７部段差で薄くなり、断線障害などを起
こしやすい。
すように、その上に形成したＡ／膜１８が、第２のＳｉ
Ｏ□膜１７膜間７部段差で薄くなり、断線障害などを起
こしやすい。
そのために、弗酸水溶液等を使用したウェットエツチン
グで９等方的に第２のＳｉ０ｇ膜をエツチングすると、
第２図（Ｃ）に示すように、第２のＳｉＯ□膜１７膜間
７部の段差がなだらかとなり、その上に形成したＡ１膜
１８の断線障害がなくなる。
グで９等方的に第２のＳｉ０ｇ膜をエツチングすると、
第２図（Ｃ）に示すように、第２のＳｉＯ□膜１７膜間
７部の段差がなだらかとなり、その上に形成したＡ１膜
１８の断線障害がなくなる。
しかし、実際には、第２のＳｉＯ□膜１７膜間７図（ｄ
）に示すように被覆形成されており、弗酸系のエツチン
グ溶液によってウェット処理を行うと。
）に示すように被覆形成されており、弗酸系のエツチン
グ溶液によってウェット処理を行うと。
第２図（１３）に示すように、白金シリサイド膜が薄い
ために、ピンホール部や破損部分からエミッタ底部のコ
ンタクトポリＳｔ膜がエツチングされてしまったり、ま
た、ポリ５ｉｌｌのみでも、厚さの不均一や部分的な表
面ＳｉＯ□膜の生成により、第２のポリ５１膜１５がエ
ツチングされてしまうという現象が起きる。
ために、ピンホール部や破損部分からエミッタ底部のコ
ンタクトポリＳｔ膜がエツチングされてしまったり、ま
た、ポリ５ｉｌｌのみでも、厚さの不均一や部分的な表
面ＳｉＯ□膜の生成により、第２のポリ５１膜１５がエ
ツチングされてしまうという現象が起きる。
従って１ コンタクトポリＳｉ膜上に白金シリサイドを
形成した後、 Ｓｉｎ、膜力バーを付けて、それにコン
タクトホールを開口する場合に、ウェットエツチングに
よるコンタクトホール上縁のテーパーがつけられないこ
ととなり、上層のへβ電極膜のカバレンジが悪くなる。
形成した後、 Ｓｉｎ、膜力バーを付けて、それにコン
タクトホールを開口する場合に、ウェットエツチングに
よるコンタクトホール上縁のテーパーがつけられないこ
ととなり、上層のへβ電極膜のカバレンジが悪くなる。
本発明は２以上の点を鑑み、 Ａ１電極のカバレンジ
を向上させることをを目的として提供されるものである
。
を向上させることをを目的として提供されるものである
。
第１図は本発明の原理説明図兼本発明の一実施例の工程
順模式断面図である。
順模式断面図である。
図において、１はＳｉ基板、２は第１のポリＳｉ膜。
３は第１のＳｉＯ□膜、４は第２のポリＳｉ膜、５は白
金シリサイド膜、６は第２の５ｉＯｚ膜、７はベース。
金シリサイド膜、６は第２の５ｉＯｚ膜、７はベース。
８はエミッタ、９は第３の５ｉＯｚ膜、１０はレジスト
膜である。
膜である。
近年、−膜化されている自己整合型のバイポーラトラン
ジスタにおいては、エミッタのコンタクトホールは益々
幅が狭小となっている。
ジスタにおいては、エミッタのコンタクトホールは益々
幅が狭小となっている。
本発明は、このコンタクトホール内に形成するＡ１電極
と下地電極とのコンタクト並びにＡｌ膜のホール上縁に
おけるカバレンジの向上を目的としている。
と下地電極とのコンタクト並びにＡｌ膜のホール上縁に
おけるカバレンジの向上を目的としている。
即ち１本発明の目的は、自己整合型バイボーラトランジ
スタのエミッタ電極の形成に際し。
スタのエミッタ電極の形成に際し。
第１図（ａ）に示すように、Ｓｉ基板１上に第１のＳｉ
Ｏ２膜３を被覆し、該基板１上の第１のＳｉｎｇ膜３に
開口部を形成し、該基板１に導電膜４，５を被覆し、パ
タニングしてエミッタコンタクト電極を形成し、該Ｓｉ
基板１上に第２のＳｉｎｇ膜６を被覆する工程と。
Ｏ２膜３を被覆し、該基板１上の第１のＳｉｎｇ膜３に
開口部を形成し、該基板１に導電膜４，５を被覆し、パ
タニングしてエミッタコンタクト電極を形成し、該Ｓｉ
基板１上に第２のＳｉｎｇ膜６を被覆する工程と。
第１図（ｂ）に示すように、該第２の５ｉＯｚ膜６を異
方性エツチングし、エミッタ電極の凹部に一部残してエ
ツチング除去する工程と。
方性エツチングし、エミッタ電極の凹部に一部残してエ
ツチング除去する工程と。
第１図−（ｃ）に示すように、該Ｓｉ基板１上に第３の
Ｓｉｎｇ膜９膜全９膜する工程と。
Ｓｉｎｇ膜９膜全９膜する工程と。
第１図（ｄ）に示すように、レジスト膜１０をマスクと
して９等方性エツチングにより該第３のＳｉｎｇ膜９を
途中迄エツチングして削る工程と。
して９等方性エツチングにより該第３のＳｉｎｇ膜９を
途中迄エツチングして削る工程と。
第１図（ｅ）に示すように、該レジスト膜１０をマスク
として、異方性エツチングにより該第３の５ｉ（ｈ膜９
を全部エツチング除去し、その後、該レジスト層重０を
除去し、金属配線膜を被覆する工程とを含むことにより
達成する。
として、異方性エツチングにより該第３の５ｉ（ｈ膜９
を全部エツチング除去し、その後、該レジスト層重０を
除去し、金属配線膜を被覆する工程とを含むことにより
達成する。
本発明のように、エミッタのコンタクト電極中央の凹部
に酸化膜を残すことにより、下地の白金シリサイドが薄
くても、弗酸水溶液で浸食されず。
に酸化膜を残すことにより、下地の白金シリサイドが薄
くても、弗酸水溶液で浸食されず。
またカバーＳｉＯ□膜の段差も９等方性のウェットエツ
チングと異方性のドライエツチングを組合わせることに
より１段差がゆるやかとなって、カバレンジが良くなる
。
チングと異方性のドライエツチングを組合わせることに
より１段差がゆるやかとなって、カバレンジが良くなる
。
第１図の本発明の一実施例の工程順模式断面図により説
明する。
明する。
第１図には２本発明に直接関係する自己整合型バイポー
ラトランジスタのエミッタ電極領域近傍を示しである。
ラトランジスタのエミッタ電極領域近傍を示しである。
先ず、第１図（ａ）に示すように１図示しない約６，０
００人のフィールドＳｉＯ□膜で分離された素子形成領
域上にベース引出し電極となる第１のポリＳｉ膜２をＣ
ＶＤ法により、 ６００℃テ３．０００人の厚さに堆積
し、イオン注入法によりＳｉ基板１と反対導電型の不純
物をイオン注入した後、バターニングしてベース引出し
電極とする。
００人のフィールドＳｉＯ□膜で分離された素子形成領
域上にベース引出し電極となる第１のポリＳｉ膜２をＣ
ＶＤ法により、 ６００℃テ３．０００人の厚さに堆積
し、イオン注入法によりＳｉ基板１と反対導電型の不純
物をイオン注入した後、バターニングしてベース引出し
電極とする。
次に、 Ｓｉ基板１全面にＣＶＤ法により８００℃で第
１のＳｉＯ□膜３を５，０００人の厚さに積層しエミッ
タ形成領域を開口する。
１のＳｉＯ□膜３を５，０００人の厚さに積層しエミッ
タ形成領域を開口する。
続いて、第２のポリＳｉ膜４をＣＶＤ法により６００℃
で２，０００人の厚さに被覆した後、更にｐｔｓｉｚ膜
５を２００人の厚さにスパッタ蒸着する。そして。
で２，０００人の厚さに被覆した後、更にｐｔｓｉｚ膜
５を２００人の厚さにスパッタ蒸着する。そして。
１？ｒＨによりレジストをマスクとしてパターニングエ
ツチングしてエミッタコンタクト電極を形成する。
ツチングしてエミッタコンタクト電極を形成する。
次に、 Ｓｉ基板ｌ上全面に第２のＳｉＯ□膜６を、Ｃ
ＶＤ法により８００℃で４．０００人の厚さに被覆する
。
ＶＤ法により８００℃で４．０００人の厚さに被覆する
。
第１図（ｂ）に示すように、 ＲＩＥによる異方性エツ
チングにより第２の５ｉＯｚ膜６を半分の厚さにエツチ
ングで削ると、エミッタ電極中央部の凹部上の５４０２
膜が残される。
チングにより第２の５ｉＯｚ膜６を半分の厚さにエツチ
ングで削ると、エミッタ電極中央部の凹部上の５４０２
膜が残される。
第１図（Ｃ）に示すように、カバーＳｉ０ｇ膜としての
第３のＳｉＯ□膜９をＣＶＤ法により８００℃で２．０
００人の厚さに被覆する。
第３のＳｉＯ□膜９をＣＶＤ法により８００℃で２．０
００人の厚さに被覆する。
第１図（ｄ）に示すように、レジスト膜１０をマスクと
して、第３のＳｉＯ□膜９を半分の厚さの２．０００人
まで１等方性エツチングを行う。この時エミッタ電極中
央凹部には第２のＳｔＯ□膜６が残っていて、ウェット
エツチング液によるＰｔＳｉ２膜５を通しての第２のポ
リＳｉ膜４の浸食は起こらない。
して、第３のＳｉＯ□膜９を半分の厚さの２．０００人
まで１等方性エツチングを行う。この時エミッタ電極中
央凹部には第２のＳｔＯ□膜６が残っていて、ウェット
エツチング液によるＰｔＳｉ２膜５を通しての第２のポ
リＳｉ膜４の浸食は起こらない。
第１図（ｅ）に示すように、先のレジスト膜１０をマス
クとして、第３のＳｉＯ□膜９を異方性エツチングによ
り、エミッタ電極上の膜のみ全部エツチング除去する。
クとして、第３のＳｉＯ□膜９を異方性エツチングによ
り、エミッタ電極上の膜のみ全部エツチング除去する。
このあと１通常の工程でＡ／膜をスパッタ蒸着し、パタ
ニングしてエミッタ電極形成を完了する。
ニングしてエミッタ電極形成を完了する。
以上説明したように５本発明によれば、エミッタのコン
タクト電極中央の凹部に酸化膜を残すことにより、下地
の白金シリサイドが薄くても、弗酸水溶液で浸食されず
、エミッタ電極不良が防止でき、信顧性の向上に寄与す
る。
タクト電極中央の凹部に酸化膜を残すことにより、下地
の白金シリサイドが薄くても、弗酸水溶液で浸食されず
、エミッタ電極不良が防止でき、信顧性の向上に寄与す
る。
第１図はネ、発明の−・実施例の工程順模式断面図。
第２図は従来例の説明図
である。
図において９
１はＳｉ基板、 ２は第１のポリＳｉ膜。
３は第１の５ｉ０２膜、 ４は第２のポリＳｉ膜５は
ｐｔ、５ｉｚｌ！。 ６は第２の５ｉｎ２膜７は
ベース、 ８はエミッタ。
ｐｔ、５ｉｚｌ！。 ６は第２の５ｉｎ２膜７は
ベース、 ８はエミッタ。
Claims (1)
- 【特許請求の範囲】 自己整合型バイポーラトランジスタのエミッタ電極の
形成に際し、 シリコン基板（１）上に第１の二酸化シリコン膜（３）
を被覆し、該基板（１）上の第１の二酸化シリコン膜（
３）に開口部を形成し、該基板（１）に導電膜（４）、
（５）を被覆し、パタニングしてエミッタコンタクト電
極を形成し、該シリコン基板（１）上に第２の二酸化シ
リコン膜（６）を被覆する工程と、 該第２の二酸化シリコン膜を異方性エッチングし、エミ
ッタ電極の凹部に一部残してエッチング除去する工程と
、 該シリコン基板（１）上に第３の二酸化シリコン膜（９
）を被覆する工程と、 レジスト膜（１０）をマスクとして、等方性エッチング
により該第３の二酸化シリコン膜（９）を途中迄エッチ
ングして削る工程と、 該レジスト膜（１０）をマスクとして、異方性エッチン
グにより該第３の二酸化シリコン膜（９）を全部エッチ
ング除去し、該レジスト（１０）を除去し、金属配線膜
を被覆する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118384A JPH0414830A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118384A JPH0414830A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414830A true JPH0414830A (ja) | 1992-01-20 |
Family
ID=14735359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118384A Pending JPH0414830A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008180315A (ja) * | 2007-01-25 | 2008-08-07 | Tokai Rubber Ind Ltd | 防振ゴム部材 |
| JPWO2016159322A1 (ja) * | 2015-03-31 | 2017-08-03 | 浜松ホトニクス株式会社 | 半導体装置 |
-
1990
- 1990-05-08 JP JP2118384A patent/JPH0414830A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008180315A (ja) * | 2007-01-25 | 2008-08-07 | Tokai Rubber Ind Ltd | 防振ゴム部材 |
| JPWO2016159322A1 (ja) * | 2015-03-31 | 2017-08-03 | 浜松ホトニクス株式会社 | 半導体装置 |
| US10141368B2 (en) | 2015-03-31 | 2018-11-27 | Hamamatsu Photonics K.K. | Semiconductor device |
| US10403676B2 (en) | 2015-03-31 | 2019-09-03 | Hamamatsu Photonics K.K. | Semiconductor device manufacturing method |
| US10615220B2 (en) | 2015-03-31 | 2020-04-07 | Hamamatsu Photonics K.K. | Semiconductor device and manufacturing method thereof |
| US10622402B2 (en) | 2015-03-31 | 2020-04-14 | Hamamatsu Photonics K.K. | Semiconductor device |
| US10622403B2 (en) | 2015-03-31 | 2020-04-14 | Hamamatsu Photonics K.K. | Semiconductor device manufacturing method |
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