JPH0414879A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0414879A JPH0414879A JP2118353A JP11835390A JPH0414879A JP H0414879 A JPH0414879 A JP H0414879A JP 2118353 A JP2118353 A JP 2118353A JP 11835390 A JP11835390 A JP 11835390A JP H0414879 A JPH0414879 A JP H0414879A
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- JP
- Japan
- Prior art keywords
- thin film
- semiconductor thin
- film
- insulating substrate
- sol
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ゾルゲル法で形成された絶縁性基板上に結晶
粒径が大きく、シかも結晶方位がそろった半導体薄膜を
有する半導体装置、アクティブマトリックス基板および
駆動回路内蔵型密着イメージセンサに関する。
粒径が大きく、シかも結晶方位がそろった半導体薄膜を
有する半導体装置、アクティブマトリックス基板および
駆動回路内蔵型密着イメージセンサに関する。
近年、寄生容量を低減してトランジスタや集積回路（Ｌ
ＳＩ）を高速化・低消費電力化させるために、絶縁性基
板上の半導体薄膜にこれらのデバイスを作成する技術の
開発が活発に行われている。
ＳＩ）を高速化・低消費電力化させるために、絶縁性基
板上の半導体薄膜にこれらのデバイスを作成する技術の
開発が活発に行われている。
これらの技術には、単結晶絶縁性基板（例えば、サファ
イア）を用いるもの（ＳＯ５技術）や、非晶質絶縁性基
板（例えば１石英）を用いるもの（ＳＯＩ技術）が知ら
れている。
イア）を用いるもの（ＳＯ５技術）や、非晶質絶縁性基
板（例えば１石英）を用いるもの（ＳＯＩ技術）が知ら
れている。
中でも、グラフオエピタキシー技術は後者の代表例であ
る。この技術は、アプライドフィジックスレター（Ａｐ
ｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、） ｖｏｌ、３５゜
ｐ、７１ （１９７９年）などに見られるように、石英
などの非晶質絶縁性基板にミクロンオーダーの帳のスト
ライプ状凹凸を周期的に形成し、その上にシリコン薄膜
を設けるものである。ミクロンオーダーの狭い凹状スト
ライプ部にシリコン原子が規則正しく配列し、非晶質絶
縁性基板上にもかかわらず単結晶のシリコン薄膜が得ら
れる。
る。この技術は、アプライドフィジックスレター（Ａｐ
ｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、） ｖｏｌ、３５゜
ｐ、７１ （１９７９年）などに見られるように、石英
などの非晶質絶縁性基板にミクロンオーダーの帳のスト
ライプ状凹凸を周期的に形成し、その上にシリコン薄膜
を設けるものである。ミクロンオーダーの狭い凹状スト
ライプ部にシリコン原子が規則正しく配列し、非晶質絶
縁性基板上にもかかわらず単結晶のシリコン薄膜が得ら
れる。
しかし前述の従来技術は、フォトリソグラフィ技術を用
いてミクロンオーダーの超微細加工をしなくてはならな
いため、加工精度が厳しく、凹凸の形状を十分に制御す
ることができず、したがってその上の半導体薄膜の膜質
や結晶性の制御が困難であった。
いてミクロンオーダーの超微細加工をしなくてはならな
いため、加工精度が厳しく、凹凸の形状を十分に制御す
ることができず、したがってその上の半導体薄膜の膜質
や結晶性の制御が困難であった。
そこで、特開平１−２７０３１２号では、ゾルゲル法に
より絶縁基板を形成し、その際表面に周期的な凹凸をつ
くることを提案している。前記凹凸はミクロンオーダー
の幅のストライプなので、下地が非晶質にもかかわらず
単結晶シリコン薄膜が得られる可能性が高い。
より絶縁基板を形成し、その際表面に周期的な凹凸をつ
くることを提案している。前記凹凸はミクロンオーダー
の幅のストライプなので、下地が非晶質にもかかわらず
単結晶シリコン薄膜が得られる可能性が高い。
しかしながら、前記特開平１−２７０３１２号における
ミクロンオーダーの幅のストライプ状凹凸は。
ミクロンオーダーの幅のストライプ状凹凸は。
制御性、安定性、再現性等を考慮すると、ストライプサ
イズは０．１μｍ〜１μｍ、凹凸の深さは０．０１μｍ
〜２μｍ程度が限界であり、グラフオエピタキシー技術
を応用した場合のような理想的単結晶薄膜形成はむづか
しい。
イズは０．１μｍ〜１μｍ、凹凸の深さは０．０１μｍ
〜２μｍ程度が限界であり、グラフオエピタキシー技術
を応用した場合のような理想的単結晶薄膜形成はむづか
しい。
また、表面凹凸パターンの寸法にもよるが、前記特開平
１−２７０３１２号の方法では結晶方位の制御が困難で
再現性が貧しく、結果として所望する結晶方位のそろっ
た半導体薄膜の形成が困難である。すなわち第５図のよ
うな凹凸面をベースに結晶化がおこると、Ａの面方位に
は＜ ２２０＞の結晶が、Ｂの面方位には（１００）の
結晶が、というように種々の結晶方位が生じてしまう。
１−２７０３１２号の方法では結晶方位の制御が困難で
再現性が貧しく、結果として所望する結晶方位のそろっ
た半導体薄膜の形成が困難である。すなわち第５図のよ
うな凹凸面をベースに結晶化がおこると、Ａの面方位に
は＜ ２２０＞の結晶が、Ｂの面方位には（１００）の
結晶が、というように種々の結晶方位が生じてしまう。
その他絶縁基板上での単結晶薄膜の形成については種々
提案されているが、結晶方位のコントロールに到っては
まだ十分とは言難いものである。
提案されているが、結晶方位のコントロールに到っては
まだ十分とは言難いものである。
本発明の目的は、特開平１−２７０３］２号の凹凸基板
形成法を採用しながら、同法により生ずる半導体の欠点
を解消する点にある。
形成法を採用しながら、同法により生ずる半導体の欠点
を解消する点にある。
すなわち、本発明は、ゾルゲル法により形成された表面
に周期的な凹凸を有する絶縁性基板上に第１半導体薄膜
と第２半導体薄膜を積層したことを特徴とする半導体装
置に関する。前記凹凸は７字型となっていることが好ま
しい。
に周期的な凹凸を有する絶縁性基板上に第１半導体薄膜
と第２半導体薄膜を積層したことを特徴とする半導体装
置に関する。前記凹凸は７字型となっていることが好ま
しい。
本発明における絶縁性基板には１石英、金属酸化物、ス
ピネル及び複合酸化物などがあり、これら基板は、いず
れもゾルゲル法により作製されたものである。すなわち
、本発明の絶縁性基板は、アルコキシド化合物の加水分
解反応等を利用して作製されたものである。
ピネル及び複合酸化物などがあり、これら基板は、いず
れもゾルゲル法により作製されたものである。すなわち
、本発明の絶縁性基板は、アルコキシド化合物の加水分
解反応等を利用して作製されたものである。
例えば、石英基板の場合は、まずケイ酸エチルエステル
を恋（水素イオン濃度）コントロールしながら純水を加
えることで高純度シリカゲルを生成させる。このゲルを
所定寸法の容器に入れて柔軟なゾルとした後、転写した
い所望の凹凸パターン、好ましくは（１１，１）方位に
第１半導体薄膜が結晶成長できるような面方位をもつ凹
凸パターン、例えば鋸歯状の７字型パターンを有する適
当な型を押し付はパターンを転写する。
を恋（水素イオン濃度）コントロールしながら純水を加
えることで高純度シリカゲルを生成させる。このゲルを
所定寸法の容器に入れて柔軟なゾルとした後、転写した
い所望の凹凸パターン、好ましくは（１１，１）方位に
第１半導体薄膜が結晶成長できるような面方位をもつ凹
凸パターン、例えば鋸歯状の７字型パターンを有する適
当な型を押し付はパターンを転写する。
その後、６０℃、２００時間の乾燥を施こし、次に１０
００℃〜１２００℃、好ましくは１２００℃、２時間の
焼成処理を行う。この熱処理により初期形状より約１／
２の縮少した５ｉ０２基板ができる。この石英基板の表
面にはミクロンオーダー〜それ以下の凹凸が形成される
。
００℃〜１２００℃、好ましくは１２００℃、２時間の
焼成処理を行う。この熱処理により初期形状より約１／
２の縮少した５ｉ０２基板ができる。この石英基板の表
面にはミクロンオーダー〜それ以下の凹凸が形成される
。
前記絶縁性基板の凹凸面上に形成される第１半導体薄膜
には、シリコンやゲルマニウム化合物半導体（ガリウム
ヒ素、インジウムυン、セレン化亜鉛など）などが用−
いられ、該第１半導体薄膜は、膜形成後、結晶成長処理
が施こされる。結晶成長法には種々あるが、通常のエピ
タキシャル成長を行ってもよいし、多結晶状の半導体薄
膜を堆積し、熱、レーザ光、電子ビーム等でアニールし
て単結晶化させても良い。この単結晶化により得られる
膜の結晶方位は、下地５ｉ０２基板表面に形成した凹凸
でコントロールできる。
には、シリコンやゲルマニウム化合物半導体（ガリウム
ヒ素、インジウムυン、セレン化亜鉛など）などが用−
いられ、該第１半導体薄膜は、膜形成後、結晶成長処理
が施こされる。結晶成長法には種々あるが、通常のエピ
タキシャル成長を行ってもよいし、多結晶状の半導体薄
膜を堆積し、熱、レーザ光、電子ビーム等でアニールし
て単結晶化させても良い。この単結晶化により得られる
膜の結晶方位は、下地５ｉ０２基板表面に形成した凹凸
でコントロールできる。
例えば、第１半導体薄膜を減圧ＣＶＤ法により形成した
多結晶シリコンの場合には、多結晶シリコン膜形成後、
該膜をアニール処理すると、単結晶化させることができ
る。前記アニール処理は、炉内をＡｒ等不活性雰囲気に
し、 ５００℃以上、好ましくは６００℃で行なうとよ
い。
多結晶シリコンの場合には、多結晶シリコン膜形成後、
該膜をアニール処理すると、単結晶化させることができ
る。前記アニール処理は、炉内をＡｒ等不活性雰囲気に
し、 ５００℃以上、好ましくは６００℃で行なうとよ
い。
前記アニール処理により、絶縁基板上の凹凸が＜１１１
〉結晶方位に形成されていれば、多結晶シリコン膜、す
なわち第１半導体薄膜は＜Ｕｌ〉に整列することができ
る。これは１表面凹凸がミクロンサイズ以下の原子サイ
ズに近いオーダーで表面プロファイルされているためで
ある。
〉結晶方位に形成されていれば、多結晶シリコン膜、す
なわち第１半導体薄膜は＜Ｕｌ〉に整列することができ
る。これは１表面凹凸がミクロンサイズ以下の原子サイ
ズに近いオーダーで表面プロファイルされているためで
ある。
前記した第１半導体薄膜の膜厚は、通常４００人程形成
ある。７字面に沿って成長した（ １１１）結晶は、５
００Å以上の膜厚になると、別の面方位があられれてく
る〔例えば＜２２０＞、 ＜３１１＞）。
ある。７字面に沿って成長した（ １１１）結晶は、５
００Å以上の膜厚になると、別の面方位があられれてく
る〔例えば＜２２０＞、 ＜３１１＞）。
これ自体は好ましいことではないが、前述のアニールに
より理想的な（１１１）面となるので膜厚をとくに限定
する必要はない。この第１の半導体薄膜層により第２の
半導体薄膜を結晶成長させるための基本方位面を確保す
る。
より理想的な（１１１）面となるので膜厚をとくに限定
する必要はない。この第１の半導体薄膜層により第２の
半導体薄膜を結晶成長させるための基本方位面を確保す
る。
第２半導体薄膜の材料にはシリコンやゲルマニウム化合
物半導体（ガリウムヒ素、インジウムリン、セレン化亜
鉛など）などの第１半導体薄膜と同一のものが用いられ
、第１半導体薄膜と第２半導体薄膜は同一材料あるｌ、
Ｎは異なる材料の組合せで積層してもよい。
物半導体（ガリウムヒ素、インジウムリン、セレン化亜
鉛など）などの第１半導体薄膜と同一のものが用いられ
、第１半導体薄膜と第２半導体薄膜は同一材料あるｌ、
Ｎは異なる材料の組合せで積層してもよい。
第２半導体薄膜の形成は公知の方法で行なうことができ
、表面が平坦になるように成膜するとよい。第２半導体
薄膜は、第１半導体薄膜の方位面が＜ １１１〉面にな
っているため、その上に相当厚く（例えば数ｃｍ）成膜
しても＜１１１＞の方位を保つことができる。
、表面が平坦になるように成膜するとよい。第２半導体
薄膜は、第１半導体薄膜の方位面が＜ １１１〉面にな
っているため、その上に相当厚く（例えば数ｃｍ）成膜
しても＜１１１＞の方位を保つことができる。
この第２半導体薄膜は、トランジスタの活性層として機
能する。
能する。
以下１ｍ付図面について説明する。
第１図は、ゾルゲル法におけるゾル状態時の基板１０１
に転写したい所望の凹凸パターンを有する適当な型１１
１を押し付はパターンを転写している状態を示している
。
に転写したい所望の凹凸パターンを有する適当な型１１
１を押し付はパターンを転写している状態を示している
。
第２図は、凹凸パターンを付与され、前述した乾燥・焼
成処理を施こした絶縁性基板１上に第１半導体薄膜２を
形成した後、該膜を＜１１．１＞単結晶薄膜に形成させ
ている時の表面凹凸形状を示している。
成処理を施こした絶縁性基板１上に第１半導体薄膜２を
形成した後、該膜を＜１１．１＞単結晶薄膜に形成させ
ている時の表面凹凸形状を示している。
第３図は、前記第１半導体薄膜上に第２半導体薄膜を設
けた状態である。
けた状態である。
前記、第２半導体薄膜形成後、該膜を活性層として、適
当なデバイスを作成すれば、第４図に示すような半導体
デバイスを作製することができる。
当なデバイスを作成すれば、第４図に示すような半導体
デバイスを作製することができる。
第４図は、本発明の半導体装置の一具体例を示す断面図
であって、第１半導体薄膜２を＜１１１〉単結晶薄膜に
形成させた時の表面凹凸形状を示し、第２半導体薄膜を
シリコン薄膜としてＭＯＳトランジスタを形成した場合
の図である。
であって、第１半導体薄膜２を＜１１１〉単結晶薄膜に
形成させた時の表面凹凸形状を示し、第２半導体薄膜を
シリコン薄膜としてＭＯＳトランジスタを形成した場合
の図である。
第２半導体薄膜、すなわち、トランジスタとしての活性
層３を島状に分離・除去し、５ｉ０２などのゲート絶縁
膜４を介してゲート電極５が設けられ、これに対して、
自己整合的にソース・トレイン６が形成されている。５
ｉ０２等の眉間絶縁膜７を介して、アルミニウム系の金
属配線８がある。
層３を島状に分離・除去し、５ｉ０２などのゲート絶縁
膜４を介してゲート電極５が設けられ、これに対して、
自己整合的にソース・トレイン６が形成されている。５
ｉ０２等の眉間絶縁膜７を介して、アルミニウム系の金
属配線８がある。
ケイ酸エチルエステルに純水を加え、高純度シリカゲル
を生成した。このゲルを容器に充填し、１５０時間かけ
てゾル化させた。
を生成した。このゲルを容器に充填し、１５０時間かけ
てゾル化させた。
このゾル化基板面にＶ字パターンを有する型を転写した
。
。
転写後の基板を２００時間、６０℃で乾燥させ。
さらに２時間、１２００℃で焼成し、ゾル状の形状より
１７２縮小した石英絶縁基板を得た。
１７２縮小した石英絶縁基板を得た。
前記石英絶縁基板表面に第１半導体層として、減圧ＣＶ
Ｄ法で３０ｎｍ厚の多結晶シリコン膜を堆積し、該膜を
Ａｒ雰囲気中６００℃でアニール処理した。
Ｄ法で３０ｎｍ厚の多結晶シリコン膜を堆積し、該膜を
Ａｒ雰囲気中６００℃でアニール処理した。
その後、活性層となる第２半導体層としてＬＰＣＶＤ法
で１μｍ厚のＰｏ１ｙ−５ｉ膜を堆積し、以下公知方法
で第４図に示すＭＯＳトランジスタを作製した。
で１μｍ厚のＰｏ１ｙ−５ｉ膜を堆積し、以下公知方法
で第４図に示すＭＯＳトランジスタを作製した。
このＭＯＳトランジスタは、寄生容量の少ない高速動作
をし、かつ低消費電力動作のデバイスであることを確認
した。
をし、かつ低消費電力動作のデバイスであることを確認
した。
本発明によれば、寄生容量の少ない高速動作をし、かつ
低消費電力動作の半導体装置とすることができる。
低消費電力動作の半導体装置とすることができる。
第１図は、凹凸パターンの型をゾル状基板に押圧してい
る状態を示す説明図、第２図は絶縁基板上に第１半導体
薄膜を堆積した状態を示す説明図、第３図は、さらに活
性層となる第２半導体薄膜を堆積した状態を示す説明図
、第４図は本発明半導体装置の一具体例を示す断面図、
第５図は、従来タイプの凹凸形状を示す。 １・・・絶縁性基板 ２・・・第１半導体薄膜 ３・・・第２半導体薄膜（活性層） ４・・・ゲート絶縁膜 ５・・・ゲート電極 ６・・・ソース・ドレイン ７・・・層間絶縁膜 ８・・・金属配線 １０１・・・ゾル状態基板 １１１・・・型
る状態を示す説明図、第２図は絶縁基板上に第１半導体
薄膜を堆積した状態を示す説明図、第３図は、さらに活
性層となる第２半導体薄膜を堆積した状態を示す説明図
、第４図は本発明半導体装置の一具体例を示す断面図、
第５図は、従来タイプの凹凸形状を示す。 １・・・絶縁性基板 ２・・・第１半導体薄膜 ３・・・第２半導体薄膜（活性層） ４・・・ゲート絶縁膜 ５・・・ゲート電極 ６・・・ソース・ドレイン ７・・・層間絶縁膜 ８・・・金属配線 １０１・・・ゾル状態基板 １１１・・・型
Claims (1)
- １、ゾルゲル法により形成された表面に周期的な凹凸を
有する絶縁性基板上に第１半導体薄膜と第２半導体薄膜
を積層したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118353A JPH0414879A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118353A JPH0414879A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414879A true JPH0414879A (ja) | 1992-01-20 |
Family
ID=14734599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118353A Pending JPH0414879A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009293416A (ja) * | 2008-06-03 | 2009-12-17 | Hitachi Automotive Systems Ltd | バルブ装置 |
-
1990
- 1990-05-08 JP JP2118353A patent/JPH0414879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009293416A (ja) * | 2008-06-03 | 2009-12-17 | Hitachi Automotive Systems Ltd | バルブ装置 |
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