JPH0414889B2 - - Google Patents
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- JPH0414889B2 JPH0414889B2 JP60213780A JP21378085A JPH0414889B2 JP H0414889 B2 JPH0414889 B2 JP H0414889B2 JP 60213780 A JP60213780 A JP 60213780A JP 21378085 A JP21378085 A JP 21378085A JP H0414889 B2 JPH0414889 B2 JP H0414889B2
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- input
- voltage
- input terminal
- transmission gate
- inverter
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【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＡ／Ｄ変換回路における入力インピ
ーダンスの変動による入力電圧の変動を防ぐこと
ができるＡ／Ｄコンバータに関するものである。
ーダンスの変動による入力電圧の変動を防ぐこと
ができるＡ／Ｄコンバータに関するものである。
第２図はＡ／Ｄ変換回路８（第３図）に用いら
れる従来のチヨツパ型比較器ＣMPjの一例の構
成を示す接続図である。初めにこのチヨツパ型比
較器ＣMPjの構成について説明する。図におい
て、入力端子２１はトランスミツシヨンゲート２
３を介してカツプリングコンデンサ２５に接続さ
れ、入力端子２２はトランスミツシヨンゲート２
４を介してカツプリングコンデンサ２５に接続さ
れる。入力端子２１に被比較電圧Vinjが入力さ
れ、入力端子２２に基準電圧Vrefjが入力される。
３１，３２はトランスミツシヨンゲート２３のゲ
ート端子であり、３３，３４はトランスミツシヨ
ンゲート２４のゲート端子である。これらのゲー
ト端子に互いにオーバーラツプしないクロツク信
号φ，が加えられる。トランスミツシヨンゲー
ト２３，２４はこのクロツク信号φ，によりそ
のＮ、FFが制御され、トランスミツシヨン
ゲート２３とトランスミツシヨンゲート２４とは
相補的にＮ、FFする。カツプリングコンデ
ンサ２５はCMＳインバータ２６の入力端子に
接続されるとともにトランスミツシヨンゲート２
７に接続される。N1はカツプリングコンデンサ
２５とCMＳインバータ２６およびトランスミ
ツシヨンゲート２７との接続点である。CMＳ
インバータ２６はＰチヤンネルＭＳ電界効果ト
ランジスタ（以下、ＰチヤンネルＭSFETと略
記する）３７とｎチヤンネルＭＳ電界効果トラ
ンジスタ（以下、ｎチヤンネルＭSFETと略記
する。）３８から構成される。ＰチヤンネルＭ
SFET３７のソース電極は電圧VDDの電源端子２
９に接続され、そのドレイン電極はｎチヤンネル
ＭSFET３８のドレイン電極に接続される。ｎ
チヤンネルＭSFET３８のソース電極は接地さ
れる。３５，３６はトランスミツシヨンゲート２
７のゲート端子であり、これらのゲート端子に上
記と同様にクロツク信号φ，が加えられる。ト
ランスミツシヨンゲート２７はこのクロツク信号
φ，によりそのＮ、FFが制御され、トラ
ンスミツシヨンゲート２４と同様、前述のトラン
スミツシヨンゲート２３と相補的にＮ、FF
する。CMＳインバータ２６およびトランスミ
ツシヨンゲート２７の出力端子はCMＳインバ
ータ２８の共通ゲート電極に接続される。CM
Ｓインバータ２８はＰチヤンネルＭSFET３９
とｎチヤンネルＭSFET４０から構成される。
ＰチヤンネルＭSFET３９のソース電極は電圧
VDDの電源端子３９に接続され、そのドレイン電
極はｎチヤンネルＭSFET４０のドレイン電極
に接続される。ｎチヤンネルＭSFET４０のソ
ース電極は接地される。CMＳインバータ２８
の共通ドレイン電極は出力端子３０に接続され
る。Voutj出力端子３０の電圧である。
れる従来のチヨツパ型比較器ＣMPjの一例の構
成を示す接続図である。初めにこのチヨツパ型比
較器ＣMPjの構成について説明する。図におい
て、入力端子２１はトランスミツシヨンゲート２
３を介してカツプリングコンデンサ２５に接続さ
れ、入力端子２２はトランスミツシヨンゲート２
４を介してカツプリングコンデンサ２５に接続さ
れる。入力端子２１に被比較電圧Vinjが入力さ
れ、入力端子２２に基準電圧Vrefjが入力される。
３１，３２はトランスミツシヨンゲート２３のゲ
ート端子であり、３３，３４はトランスミツシヨ
ンゲート２４のゲート端子である。これらのゲー
ト端子に互いにオーバーラツプしないクロツク信
号φ，が加えられる。トランスミツシヨンゲー
ト２３，２４はこのクロツク信号φ，によりそ
のＮ、FFが制御され、トランスミツシヨン
ゲート２３とトランスミツシヨンゲート２４とは
相補的にＮ、FFする。カツプリングコンデ
ンサ２５はCMＳインバータ２６の入力端子に
接続されるとともにトランスミツシヨンゲート２
７に接続される。N1はカツプリングコンデンサ
２５とCMＳインバータ２６およびトランスミ
ツシヨンゲート２７との接続点である。CMＳ
インバータ２６はＰチヤンネルＭＳ電界効果ト
ランジスタ（以下、ＰチヤンネルＭSFETと略
記する）３７とｎチヤンネルＭＳ電界効果トラ
ンジスタ（以下、ｎチヤンネルＭSFETと略記
する。）３８から構成される。ＰチヤンネルＭ
SFET３７のソース電極は電圧VDDの電源端子２
９に接続され、そのドレイン電極はｎチヤンネル
ＭSFET３８のドレイン電極に接続される。ｎ
チヤンネルＭSFET３８のソース電極は接地さ
れる。３５，３６はトランスミツシヨンゲート２
７のゲート端子であり、これらのゲート端子に上
記と同様にクロツク信号φ，が加えられる。ト
ランスミツシヨンゲート２７はこのクロツク信号
φ，によりそのＮ、FFが制御され、トラ
ンスミツシヨンゲート２４と同様、前述のトラン
スミツシヨンゲート２３と相補的にＮ、FF
する。CMＳインバータ２６およびトランスミ
ツシヨンゲート２７の出力端子はCMＳインバ
ータ２８の共通ゲート電極に接続される。CM
Ｓインバータ２８はＰチヤンネルＭSFET３９
とｎチヤンネルＭSFET４０から構成される。
ＰチヤンネルＭSFET３９のソース電極は電圧
VDDの電源端子３９に接続され、そのドレイン電
極はｎチヤンネルＭSFET４０のドレイン電極
に接続される。ｎチヤンネルＭSFET４０のソ
ース電極は接地される。CMＳインバータ２８
の共通ドレイン電極は出力端子３０に接続され
る。Voutj出力端子３０の電圧である。
以上が従来のチヨツパ型比較器ＣMPjを単独
で見た場合の構成であるが、これをＡ／Ｄ変換回
路８（第３図）として用いる場合は第３図に示し
たように第２図で示したチヨツパ型比較器Ｃ
MPjをその目的に応じた数（ｎ個）だけ用いた構
成となる。
で見た場合の構成であるが、これをＡ／Ｄ変換回
路８（第３図）として用いる場合は第３図に示し
たように第２図で示したチヨツパ型比較器Ｃ
MPjをその目的に応じた数（ｎ個）だけ用いた構
成となる。
第３図においてＣMP１〜ＣMPnはいずれ
もチヨツパ型比較器ＣMPjと同じ構成である。
アナログ電圧である被比較電圧Vinが与えられて
いる入力端子１は第２図に示すすべてのチヨツパ
型比較器ＣMP１〜ＣMPnの被比較電圧入力
端子２１に共通に接続される。一方、低い基準電
圧Vref1が与えられている基準電圧入力端子２と
基準電圧Vrefnが与えられている基準電圧入力端
子３との間には特性が同じである（ｎ−１）個の
ラダー抵抗Ｒ１〜Ro-1が直列に接続され、各抵
抗Ｒ１〜Ro-1間の接続点あるいは抵抗Ｒ１と基
準電圧入力端子２および抵抗Ro-1と基準電圧入
力端子３との間の接続点はそれぞれ各チヨツパ型
比較器ＣMP１〜ＣMPnの基準電圧入力端子
２２（第２図）に接続される。（第２図に示した
入力電圧Vinj、Vrefjは各々前述した第ｊ番目の
チヨツパ型比較器ＣMPjの被比較電圧および基
準電圧を示す。）各チヨツパ型比較器ＣMP１
〜ＣMPnの出力は各々ｎ個の出力端子１１〜
１４に接続される。
もチヨツパ型比較器ＣMPjと同じ構成である。
アナログ電圧である被比較電圧Vinが与えられて
いる入力端子１は第２図に示すすべてのチヨツパ
型比較器ＣMP１〜ＣMPnの被比較電圧入力
端子２１に共通に接続される。一方、低い基準電
圧Vref1が与えられている基準電圧入力端子２と
基準電圧Vrefnが与えられている基準電圧入力端
子３との間には特性が同じである（ｎ−１）個の
ラダー抵抗Ｒ１〜Ro-1が直列に接続され、各抵
抗Ｒ１〜Ro-1間の接続点あるいは抵抗Ｒ１と基
準電圧入力端子２および抵抗Ro-1と基準電圧入
力端子３との間の接続点はそれぞれ各チヨツパ型
比較器ＣMP１〜ＣMPnの基準電圧入力端子
２２（第２図）に接続される。（第２図に示した
入力電圧Vinj、Vrefjは各々前述した第ｊ番目の
チヨツパ型比較器ＣMPjの被比較電圧および基
準電圧を示す。）各チヨツパ型比較器ＣMP１
〜ＣMPnの出力は各々ｎ個の出力端子１１〜
１４に接続される。
次にこのチヨツパ型比較器ＣMPjの動作につ
いて説明する。まずCMＳインバータの動作に
ついて説明する。第４図は第２図のCMＳイン
バータ２６の特性を示す特性図であり、横軸が入
力電圧、縦軸が出力電圧を表わす。実線αがその
特性曲線である。入力電圧が０のときは、CM
Ｓインバータ２６を構成する電源側のＰチヤンネ
ルＭSFET３７はＮ状態となり、接地側のｎ
チヤンネルＭSFET３８はFF状態となるの
で、CMＳインバータ２６の出力電圧はVDDと
なる。また、入力電圧がVDDのときはＰチヤンネ
ルＭSFET３７がFF状態、ｎチヤンネルＭ
ＯSFET３８がＮ状態となるので、CMＳイ
ンバータ２６の出力電圧は０となる。トランスミ
ツシヨンゲート２７がＮ状態のときは、CM
Ｓインバータ２６の出力がその入力に接続される
ので、CMＳインバータ２６の入力電圧と出力
電圧とが互いに等しくなる点、すなわち第４図の
入力電圧０の点から横軸に対し45゜の角度の線と
特性曲線との交点（すなわちａ点）で平衡し、入
力電圧も出力電圧も共にVba1になる。
いて説明する。まずCMＳインバータの動作に
ついて説明する。第４図は第２図のCMＳイン
バータ２６の特性を示す特性図であり、横軸が入
力電圧、縦軸が出力電圧を表わす。実線αがその
特性曲線である。入力電圧が０のときは、CM
Ｓインバータ２６を構成する電源側のＰチヤンネ
ルＭSFET３７はＮ状態となり、接地側のｎ
チヤンネルＭSFET３８はFF状態となるの
で、CMＳインバータ２６の出力電圧はVDDと
なる。また、入力電圧がVDDのときはＰチヤンネ
ルＭSFET３７がFF状態、ｎチヤンネルＭ
ＯSFET３８がＮ状態となるので、CMＳイ
ンバータ２６の出力電圧は０となる。トランスミ
ツシヨンゲート２７がＮ状態のときは、CM
Ｓインバータ２６の出力がその入力に接続される
ので、CMＳインバータ２６の入力電圧と出力
電圧とが互いに等しくなる点、すなわち第４図の
入力電圧０の点から横軸に対し45゜の角度の線と
特性曲線との交点（すなわちａ点）で平衡し、入
力電圧も出力電圧も共にVba1になる。
以上のようなCMＳインバータの動作を踏ま
えた上でチヨツパ型比較器ＣMPjの動作を説明
する。クロツク信号φが“Ｈ”レベルにある間は
トランスミツシヨンゲート２７がＮ状態となり
N1点の電圧は第４図に示すVba1となる。その期
間はトランスミツシヨンゲート２４もＮ状態と
なり、カツプリングコンデンサ２５は（Vref−
Vba1）の電圧によつて第２図に示す極性に充電
される。次にクロツク信号φが“Ｌ”レベルにあ
る間は、トランスミツシヨンゲート２３だけが
Ｎ状態となり、被比較電圧Vinがカツプリングコ
ンデンサ２５の左側電極に加えられ、したがつ
て、Ｎ点の電圧は（Vin−（Vref−Vba1））とな
る。もし、Vin＝VrefjであればN1点の電圧は
Vba1に保たれCMＳインバータ２６の動作点は
第４図のａ点のままであるが、Vin≠Vrefjの場
合はＮ点の電圧はVba1から次式で示される△Ｖ
だけ変化する。
えた上でチヨツパ型比較器ＣMPjの動作を説明
する。クロツク信号φが“Ｈ”レベルにある間は
トランスミツシヨンゲート２７がＮ状態となり
N1点の電圧は第４図に示すVba1となる。その期
間はトランスミツシヨンゲート２４もＮ状態と
なり、カツプリングコンデンサ２５は（Vref−
Vba1）の電圧によつて第２図に示す極性に充電
される。次にクロツク信号φが“Ｌ”レベルにあ
る間は、トランスミツシヨンゲート２３だけが
Ｎ状態となり、被比較電圧Vinがカツプリングコ
ンデンサ２５の左側電極に加えられ、したがつ
て、Ｎ点の電圧は（Vin−（Vref−Vba1））とな
る。もし、Vin＝VrefjであればN1点の電圧は
Vba1に保たれCMＳインバータ２６の動作点は
第４図のａ点のままであるが、Vin≠Vrefjの場
合はＮ点の電圧はVba1から次式で示される△Ｖ
だけ変化する。
Ｖ＝｛（Cc／（Cc＋Cf＋Cg）｝
・（Vin−Vrefj） (1)
ここで、Ccはカツプリングコンデンサ２５の
容量、CgはCMＳインバータ２６の入力容量、
CfはN1点に存在する他容量からなる浮遊容量で
ある。
容量、CgはCMＳインバータ２６の入力容量、
CfはN1点に存在する他容量からなる浮遊容量で
ある。
第４図から明らかなように、ａ点の近傍では入
力電圧の微小な変化が出力電圧の比較的大きな変
化を引き起こし、この変化をCMＳインバータ
２８によつてさらに拡大するので、 Voutj＝VDD（Vin＞Vrefjの場合） ０（Vin＜Vrefjの場合） (2) となり、第２図の回路が比較器として動作する。
力電圧の微小な変化が出力電圧の比較的大きな変
化を引き起こし、この変化をCMＳインバータ
２８によつてさらに拡大するので、 Voutj＝VDD（Vin＞Vrefjの場合） ０（Vin＜Vrefjの場合） (2) となり、第２図の回路が比較器として動作する。
このようなチヨツパ型比較器ＣMPjをｎ個並
列に接続した第３図に示すＡ／Ｄ変換回路８の動
作を次に説明する。高電圧側の基準電圧入力端子
３の電圧Vrefnと低電圧側の基準電圧入力端子２
の電圧Vref1との電位差は（Vrefn−Vref1）で与
えられる。この間に（ｎ−１）個のラダー抵抗Ｒ
１〜Ro-1）が直列に接続されるので、第３図の
上から第ｊ番目のチヨツパ型比較器ＣMPjの基
準電圧入力Vrefjは Vrefj＝Vref1＋（ｊ−１）Vrefn−Vref1／ｎ−１ (3) となる。今、Vrefj＜Vin＜Vrefj＋1を満足するア
ナログ電圧Vinが入力端子１に加えられたとき、
すべてのチヨツパ型比較器COMP１〜COMPnの
被比較電圧入力端子２１（第２図）にVinなる電
圧が印加されるので式(2)より、各チヨツパ型比較
器COMP１〜COMPnの出力は、第ｊ番目までの
すべてのチヨツパ型比較器がVDD、第（ｊ＋１）
番目以降のすべてのチヨツパ型比較器の出力が０
となり、Ａ／Ｄ変換回路として動作する。
列に接続した第３図に示すＡ／Ｄ変換回路８の動
作を次に説明する。高電圧側の基準電圧入力端子
３の電圧Vrefnと低電圧側の基準電圧入力端子２
の電圧Vref1との電位差は（Vrefn−Vref1）で与
えられる。この間に（ｎ−１）個のラダー抵抗Ｒ
１〜Ro-1）が直列に接続されるので、第３図の
上から第ｊ番目のチヨツパ型比較器ＣMPjの基
準電圧入力Vrefjは Vrefj＝Vref1＋（ｊ−１）Vrefn−Vref1／ｎ−１ (3) となる。今、Vrefj＜Vin＜Vrefj＋1を満足するア
ナログ電圧Vinが入力端子１に加えられたとき、
すべてのチヨツパ型比較器COMP１〜COMPnの
被比較電圧入力端子２１（第２図）にVinなる電
圧が印加されるので式(2)より、各チヨツパ型比較
器COMP１〜COMPnの出力は、第ｊ番目までの
すべてのチヨツパ型比較器がVDD、第（ｊ＋１）
番目以降のすべてのチヨツパ型比較器の出力が０
となり、Ａ／Ｄ変換回路として動作する。
従来のＡ／Ｄ変換回路は、トランスミツシヨン
ゲート２３がクロツク信号φ，によりＮ状態
とFF状態を繰り返すため、その度ごとに入力
端子１から見た入力インピーダンスが変動する。
つまりトランスミツシヨンゲート２３がFF状
態のとき（以下、「シヤント期間」と記述する）
は、入力端子１からトランスミツシヨンゲート２
３までの容量の約ｎ倍の容量で入力インピーダン
ス（この場合の入力インピーダンスをZsとす
る。）が決まり、トランスミツシヨンゲート２３
がＮ状態のとき（以下「比較期間」と記述す
る）は、入力端子１からカツプリングコンデンサ
２５を介してCMＳインバータ２６の入力端子
とトランスミツシヨンゲート２７までの容量の約
ｎ倍の容量で入力インピーダンス（この場合の入
力インピーダンスをZHとする。）が決まる。この
ため、入力端子１から見た入力インピーダンスは
クロツクの度ごとにこれら２つの値を交互にと
り、チヨツパ型比較器ＣMPjの入力電圧はこれ
に応じて変動する。この変動の様子は第５図に示
した。第５図で示した曲線Ｌ１はＡ／Ｄ変換回路
の入力インピーダンスを無限大と仮定した場合の
被比較入力電圧（以下、後述する「正味の被比較
入力電圧」に対して、「理想的な被比較入力電圧」
と記述する。）を示す。しかしながら実際のＡ／
Ｄ変換回路８（第３図）の入力インピーダンスは
有限の値であり、しかも前述したようにクロツク
の度ごとに異なつた２つの値を交互にとるので、
実際の被比較入力電圧（以下、「正味の被比較電
圧」と記述する。）は曲線Ｌ２のようになる。す
なわちシヤント期間（Ｓ）は入力インピーダンス
Zsが大きいので理想的な被比較入力電圧Ｌ１か
らわずかにずれた正味の被比較入力電圧を示す
が、比較期間(H)においては入力インピーダンスZH
は前記入力インピーダンスZsに比べて小さい値
になるため、正味の被比較入力電圧の理想的な被
比較入力電圧Ｌ１に対するズレ具合はさらに大き
くなる。
ゲート２３がクロツク信号φ，によりＮ状態
とFF状態を繰り返すため、その度ごとに入力
端子１から見た入力インピーダンスが変動する。
つまりトランスミツシヨンゲート２３がFF状
態のとき（以下、「シヤント期間」と記述する）
は、入力端子１からトランスミツシヨンゲート２
３までの容量の約ｎ倍の容量で入力インピーダン
ス（この場合の入力インピーダンスをZsとす
る。）が決まり、トランスミツシヨンゲート２３
がＮ状態のとき（以下「比較期間」と記述す
る）は、入力端子１からカツプリングコンデンサ
２５を介してCMＳインバータ２６の入力端子
とトランスミツシヨンゲート２７までの容量の約
ｎ倍の容量で入力インピーダンス（この場合の入
力インピーダンスをZHとする。）が決まる。この
ため、入力端子１から見た入力インピーダンスは
クロツクの度ごとにこれら２つの値を交互にと
り、チヨツパ型比較器ＣMPjの入力電圧はこれ
に応じて変動する。この変動の様子は第５図に示
した。第５図で示した曲線Ｌ１はＡ／Ｄ変換回路
の入力インピーダンスを無限大と仮定した場合の
被比較入力電圧（以下、後述する「正味の被比較
入力電圧」に対して、「理想的な被比較入力電圧」
と記述する。）を示す。しかしながら実際のＡ／
Ｄ変換回路８（第３図）の入力インピーダンスは
有限の値であり、しかも前述したようにクロツク
の度ごとに異なつた２つの値を交互にとるので、
実際の被比較入力電圧（以下、「正味の被比較電
圧」と記述する。）は曲線Ｌ２のようになる。す
なわちシヤント期間（Ｓ）は入力インピーダンス
Zsが大きいので理想的な被比較入力電圧Ｌ１か
らわずかにずれた正味の被比較入力電圧を示す
が、比較期間(H)においては入力インピーダンスZH
は前記入力インピーダンスZsに比べて小さい値
になるため、正味の被比較入力電圧の理想的な被
比較入力電圧Ｌ１に対するズレ具合はさらに大き
くなる。
したがつて第３図において端子０と端子１を接
続した場合のように何かの目的でＡ／Ｄ変換器８
と他のアナログ回路７を接続して前記入力信号を
共通に用いようとする場合、この入力電圧の変動
が前記他の回路７の誤動作の要因となる。また前
記他の回路７が前記Ａ／Ｄ変換回路８とクロツク
のタイミングが異なるＡ／Ｄ変換回路の場合は互
いに影響を及ぼし合い、いずれかのＡ／Ｄ変換回
路７，８が誤動作を起こすことになる。
続した場合のように何かの目的でＡ／Ｄ変換器８
と他のアナログ回路７を接続して前記入力信号を
共通に用いようとする場合、この入力電圧の変動
が前記他の回路７の誤動作の要因となる。また前
記他の回路７が前記Ａ／Ｄ変換回路８とクロツク
のタイミングが異なるＡ／Ｄ変換回路の場合は互
いに影響を及ぼし合い、いずれかのＡ／Ｄ変換回
路７，８が誤動作を起こすことになる。
この発明は上記のような問題点を解消するため
になされたもので、Ａ／Ｄ変換回路８（第３図）
の入力電圧の変動を防ぐことができるＡ／Ｄコン
バータ６（第１図）を提供することを目的とす
る。
になされたもので、Ａ／Ｄ変換回路８（第３図）
の入力電圧の変動を防ぐことができるＡ／Ｄコン
バータ６（第１図）を提供することを目的とす
る。
この発明に係るＡ／Ｄコンバータは、従来の
Ａ／Ｄ変換回路において発生する入力インピーダ
ンスの変動を補正するために、各チヨツパ型比較
器の制御用クロツク信号により制御されるスイツ
チ手段を介して、チヨツパ型比較器の共通入力端
子に新たなコンデンサを接続したものである。
Ａ／Ｄ変換回路において発生する入力インピーダ
ンスの変動を補正するために、各チヨツパ型比較
器の制御用クロツク信号により制御されるスイツ
チ手段を介して、チヨツパ型比較器の共通入力端
子に新たなコンデンサを接続したものである。
この発明においては、チヨツパ型比較器の共通
入力端子にスイツチ手段を介して接続され、新た
なコンデンサの容量を適当に選択することによ
り、従来のチヨツパ型比較器で問題となつた入力
インピーダンスの変動が小さくなり、これによつ
て比較器の入力電圧の変動を防ぐ。
入力端子にスイツチ手段を介して接続され、新た
なコンデンサの容量を適当に選択することによ
り、従来のチヨツパ型比較器で問題となつた入力
インピーダンスの変動が小さくなり、これによつ
て比較器の入力電圧の変動を防ぐ。
以下、この発明の一実施例を図を参照して説明
する。なお、この実施例の説明において、従来の
技術の説明と重複する部分についてはその説明を
省略する。
する。なお、この実施例の説明において、従来の
技術の説明と重複する部分についてはその説明を
省略する。
第１図はこの発明の一実施例であるＡ／Ｄコン
バータの構成を示す接続図である。この実施例は
第３図Ａ／Ｄ変換回路８と同様に第２図に示す比
較器COMPjを用いて構成されるが、第３図の構
成と異なる点は、入力インピーダンス変動補正の
ために、入力端子１とその入力信号のｎ個のチヨ
ツパ型比較器ＣMP１〜ＣMPnの各被比較電
圧入力端子への分岐点N2（以下単に分岐点N2と
記述する）との接続点と、接地との間に新たなト
ランスミツシヨンゲート４とコンデンサ５の直列
回路を付加した点である。すなわち、入力端子１
と分岐点N2との接続点にトランスミツシヨンゲ
ート４の入力側が接続され、その出力側がコンデ
ンサ５を介して接地されている。１５，１６はト
ランスミツシヨンゲート４のゲート端子であり、
これらのゲート端子にクロツク信号φ，が加え
られる。トランスミツシヨンゲート４はこのクロ
ツク信号φ，によりＮ、FFが制御され、
このトランスミツシヨンゲート４は第２図に示す
トランスミツシヨンゲート２３と相補的にＮ、
ＯFFする。
バータの構成を示す接続図である。この実施例は
第３図Ａ／Ｄ変換回路８と同様に第２図に示す比
較器COMPjを用いて構成されるが、第３図の構
成と異なる点は、入力インピーダンス変動補正の
ために、入力端子１とその入力信号のｎ個のチヨ
ツパ型比較器ＣMP１〜ＣMPnの各被比較電
圧入力端子への分岐点N2（以下単に分岐点N2と
記述する）との接続点と、接地との間に新たなト
ランスミツシヨンゲート４とコンデンサ５の直列
回路を付加した点である。すなわち、入力端子１
と分岐点N2との接続点にトランスミツシヨンゲ
ート４の入力側が接続され、その出力側がコンデ
ンサ５を介して接地されている。１５，１６はト
ランスミツシヨンゲート４のゲート端子であり、
これらのゲート端子にクロツク信号φ，が加え
られる。トランスミツシヨンゲート４はこのクロ
ツク信号φ，によりＮ、FFが制御され、
このトランスミツシヨンゲート４は第２図に示す
トランスミツシヨンゲート２３と相補的にＮ、
ＯFFする。
次にこのＡ／Ｄコンバータ６の動作について説
明する。このＡ／Ｄコンバータ６の動作は、第３
図に示すＡ／Ｄ変換回路８の動作とほぼ同じであ
るが、トランスミツシヨンゲート４をトランスミ
ツシヨンゲート２３（第２図）と相補的にＮ、
ＯFFするようにしているので、トランスミツシ
ヨンゲート２３がＮのときトランスミツシヨン
ゲート４がFFとなり、このときの入力端子１
から見た入力インピーダンスは、入力端子１から
カツプリングコンデンサ２５を介してCMＳイ
ンバータ２６までの容量の約ｎ倍で決まり、ま
た、トランスミツシヨンゲート２３がFFのと
きトランスミツシヨンゲート４がＮとなり、こ
のときの入力端子１から見た入力インピーダンス
は、トランスミツシヨンゲート２３までの容量の
約ｎ倍の容量と、トランスミツシヨンゲート４を
介したコンデンサ５の容量との和で決まる。した
がつて、このコンデンサ５の容量を適当に選択す
ると、入力端子１から見た入力インピーダンスは
クロツクの度ごとに変動することがなくなり、ほ
ぼ一定の値となる。したがつて、入力電圧は第６
図の曲線Ｌ４で示したような滑らかなものとな
り、端子０と端子１を接続した場合でも他の回路
７に悪影響を及ぼすことはない。
明する。このＡ／Ｄコンバータ６の動作は、第３
図に示すＡ／Ｄ変換回路８の動作とほぼ同じであ
るが、トランスミツシヨンゲート４をトランスミ
ツシヨンゲート２３（第２図）と相補的にＮ、
ＯFFするようにしているので、トランスミツシ
ヨンゲート２３がＮのときトランスミツシヨン
ゲート４がFFとなり、このときの入力端子１
から見た入力インピーダンスは、入力端子１から
カツプリングコンデンサ２５を介してCMＳイ
ンバータ２６までの容量の約ｎ倍で決まり、ま
た、トランスミツシヨンゲート２３がFFのと
きトランスミツシヨンゲート４がＮとなり、こ
のときの入力端子１から見た入力インピーダンス
は、トランスミツシヨンゲート２３までの容量の
約ｎ倍の容量と、トランスミツシヨンゲート４を
介したコンデンサ５の容量との和で決まる。した
がつて、このコンデンサ５の容量を適当に選択す
ると、入力端子１から見た入力インピーダンスは
クロツクの度ごとに変動することがなくなり、ほ
ぼ一定の値となる。したがつて、入力電圧は第６
図の曲線Ｌ４で示したような滑らかなものとな
り、端子０と端子１を接続した場合でも他の回路
７に悪影響を及ぼすことはない。
なお、上記実施例ではCMＳのＡ／Ｄコンバ
ータについて示したが、NMＳやPMＳによ
るＡ／Ｄコンバータについてもこの発明は適用で
き、この場合にも上記実用例と同様の効果があ
る。
ータについて示したが、NMＳやPMＳによ
るＡ／Ｄコンバータについてもこの発明は適用で
き、この場合にも上記実用例と同様の効果があ
る。
以上のようにこの発明によれば、被比較電圧が
入力される共通入力端子と新たなスイツチ手段を
介したコンデンサを接続したので、Ａ／Ｄ変換器
の入力インピーダンスの変動を防ぎ、入力電圧の
変動を防ぐことができる。これにより何かの目的
でＡ／Ｄコンバータの入力端子と他の回路の入力
端子を接続して用いる場合、他の回路の誤動作を
防止できる効果がある。
入力される共通入力端子と新たなスイツチ手段を
介したコンデンサを接続したので、Ａ／Ｄ変換器
の入力インピーダンスの変動を防ぎ、入力電圧の
変動を防ぐことができる。これにより何かの目的
でＡ／Ｄコンバータの入力端子と他の回路の入力
端子を接続して用いる場合、他の回路の誤動作を
防止できる効果がある。
第１図はこの発明の一実施例である、チヨツパ
型比較器をｎ個並列に接続したＡ／Ｄコンバータ
の構成を示す接続図である。第２図は第１図で用
いたチヨツパ型比較器１個を単独で見た場合の構
成を示す接続図である。第３図は従来のチヨツパ
型比較器をｎ個並列に接続したＡ／Ｄ変換回路の
構成を示す接続図である。第４図は第２図のCM
ＯＳインバータの入出力特性を示す図である。第
５図は第３図に示したＡ／Ｄ変換回路の入力電圧
の変化を示した図である。第６図は第１図に示し
たＡ／Ｄコンバータの入力電圧を示した図であ
る。 図において、０，１，２，３，２１，２２は入
力端子、４，２３，２４，２７はトランスミツシ
ヨンゲート、５はコンデンサ、６はＡ／Ｄコンバ
ータ、７はＡ／ＤコンバータあるいはＡ／Ｄ変換
回路に並列接続して用いる他の回路、８はＡ／Ｄ
変換回路、１０，１１，１２，１３，１４，３０
は出力端子、２５はカツプリングコンデンサ、２
６，２８はCMＳインバータ、２９は電源端
子、１５，１６，３１，３２，３３，３４，３
５，３６はゲート端子、３７，３９はＰチヤンネ
ルＭSFET、３８，４０はｎチヤンネルＭ
SFET、Ｒ１，Ｒ２，Ｒ３，Ro-1はラダー抵抗、
ＣMP１，ＣMP２，ＣMP３，ＣMPn，
ＣMPjは第２図で示した構成を持つチヨツパ型
比較器、αはCMＳインバータの入出力特性、
Ｌ１は理想的な入力電圧、Ｌ２はシヤント期間の
Ａ／Ｄ変換回路の正味の入力電圧、Ｌ３は比較期
間Ａ／Ｄ変換回路の正味の入力電圧、Ｌ４は発明
したＡ／Ｄコンバータにおける正味の入力電圧を
示す。なお、各図中同一符号は同一または相当部
分を示す。
型比較器をｎ個並列に接続したＡ／Ｄコンバータ
の構成を示す接続図である。第２図は第１図で用
いたチヨツパ型比較器１個を単独で見た場合の構
成を示す接続図である。第３図は従来のチヨツパ
型比較器をｎ個並列に接続したＡ／Ｄ変換回路の
構成を示す接続図である。第４図は第２図のCM
ＯＳインバータの入出力特性を示す図である。第
５図は第３図に示したＡ／Ｄ変換回路の入力電圧
の変化を示した図である。第６図は第１図に示し
たＡ／Ｄコンバータの入力電圧を示した図であ
る。 図において、０，１，２，３，２１，２２は入
力端子、４，２３，２４，２７はトランスミツシ
ヨンゲート、５はコンデンサ、６はＡ／Ｄコンバ
ータ、７はＡ／ＤコンバータあるいはＡ／Ｄ変換
回路に並列接続して用いる他の回路、８はＡ／Ｄ
変換回路、１０，１１，１２，１３，１４，３０
は出力端子、２５はカツプリングコンデンサ、２
６，２８はCMＳインバータ、２９は電源端
子、１５，１６，３１，３２，３３，３４，３
５，３６はゲート端子、３７，３９はＰチヤンネ
ルＭSFET、３８，４０はｎチヤンネルＭ
SFET、Ｒ１，Ｒ２，Ｒ３，Ro-1はラダー抵抗、
ＣMP１，ＣMP２，ＣMP３，ＣMPn，
ＣMPjは第２図で示した構成を持つチヨツパ型
比較器、αはCMＳインバータの入出力特性、
Ｌ１は理想的な入力電圧、Ｌ２はシヤント期間の
Ａ／Ｄ変換回路の正味の入力電圧、Ｌ３は比較期
間Ａ／Ｄ変換回路の正味の入力電圧、Ｌ４は発明
したＡ／Ｄコンバータにおける正味の入力電圧を
示す。なお、各図中同一符号は同一または相当部
分を示す。
Claims (1)
- １ 被比較電圧が入力される入力端子に接続さ
れ、クロツク信号で制御される第１のスイツチ手
段と、基準電圧が入力され、前記クロツク信号で
制御される第２のスイツチ手段と、前記第１およ
び第２のスイツチ手段の出力側にその一方側が接
続される第１のコンデンサと、前記第１のコンデ
ンサの他方側にその入力側が接続されるインバー
タと、前記インバータの入出力側に接続され、前
記クロツク信号で制御される第３のスイツチ手段
とを備えるチヨツパ型比較器を各入力端子を共通
に接続し、各々基準電圧を異ならせてｎ個並列に
接続して成るＡ／Ｄ変換回路、前記ｎ個のチヨツ
パ型比較器に共通に設けられており、その共通入
力端子に接続され、前記クロツク信号で制御され
る新たなスイツチ手段、及び前記新たなスイツチ
手段を介して接続され前記共通入力端子における
入力インピーダンスの変動を防止する新たなコン
デンサを備えたＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378085A JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378085A JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272225A JPS6272225A (ja) | 1987-04-02 |
| JPH0414889B2 true JPH0414889B2 (ja) | 1992-03-16 |
Family
ID=16644914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21378085A Granted JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272225A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165058A (en) * | 1990-07-05 | 1992-11-17 | Motorola, Inc. | Voltage comparator with sample hold circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141124A (en) * | 1981-02-26 | 1982-09-01 | Nec Corp | Parallel type mos a/d converter circuit |
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
-
1985
- 1985-09-25 JP JP21378085A patent/JPS6272225A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272225A (ja) | 1987-04-02 |
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