JPS6272225A - Ａ／ｄコンバ−タ - Google Patents
Ａ／ｄコンバ−タInfo
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- JPS6272225A JPS6272225A JP21378085A JP21378085A JPS6272225A JP S6272225 A JPS6272225 A JP S6272225A JP 21378085 A JP21378085 A JP 21378085A JP 21378085 A JP21378085 A JP 21378085A JP S6272225 A JPS6272225 A JP S6272225A
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- input terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野〕
この発明はＡ／Ｄ変換回路における入力インピーダンス
の変動による入力電圧の変動を防ぐことができるＡ／Ｄ
コンバータ昏こ関するものである。
の変動による入力電圧の変動を防ぐことができるＡ／Ｄ
コンバータ昏こ関するものである。
第２図はＡ／Ｄ変換回路（８）（第３図）に用いられる
従来のチョッパ型比較器（ＣＯＭＰｊ）の−例の構成を
示す接続図である。初めにこのチョッパ型比較器（Ｃｏ
ＭＰ ｊ ）の構成について説明する。図において、入
力端子（至）はトランスミッションゲート■を介してカ
ップリングコンデンサ（７）に接続され、入力端子Ｑは
トランスミッションゲート（財）を介してカップリング
コンデンサ（２）に接続される。入力端子同に被比較電
圧Ｖｉｎｊが入力され、入力端子９２１こ基準を圧Ｖｒ
ｅｆｊが入力される。＠、＠はトランスミッションゲー
ト（ハ）のゲート端子であり、＠、０４はトランスミッ
ションゲート（至）のゲート端子である。 これらのゲート端子に互いにオーバーラツプしないクロ
ック信号ｐ、ｓが加えられる。トランスミッションゲー
ト四、（至）はこのクロック信号ダ・１１ζよりその？
）Ｎ 、 ＵＦＦが制御され、トランスミッションゲー
ト峙とトランスミッションゲート（財）とは相補的にｉ
ＯＮ 、 ＯＦＦする。カップリングコンデンサ（２）
はＣＭＯＳインバータ（至）の入力端子に接続されると
ともにトランスミッションゲート＠に接続される。Ｎ１
はカップリングコンデンサ（イ）とＣＭＯＳインバータ
（至）およびトランスミッションゲート鋤との接続点で
ある。ＣＭｎ５インバータ（至）はＰチャンネルＭＯ８
電界効果トランジスタ（以下、ＰチャンネルＭ？）ＳＦ
ＥＴと略記する）（ロ）とｎチャンネルＭｏＳ電界効果
トランジスタ（以下、ｎチャンネルＭＯ８ＦＥＴと略記
する。）Ｃ１ｌから構成される。ＰチヤンネルＭＯ５Ｆ
ＥＴ ＠のソース電極は電圧ＶＤＤの電源端子四１ζ接
続され、そのドレイン電極はｎチャンネルＭｏ５ＦＥＴ
Ｏ８のドレイン電極に接続される。ｎチャンネルＭＯ
３ＦＥＴ Ｃ１１のソース電極は接地される。Ｃ１１゜
（至）はトランスミッションゲート勿のゲート端子であ
り、これらのゲート端子に上記と同様にクロック信号メ
、〆が加えられろ。トランスミッションゲート翰はこの
クロック信号Ｊ、′ｉｉによりそのＯＮ 、 ＯＦＦが
制御され、トランスミッションゲート（財）と同様、前
述のトランスミッションゲートＱと相補的にＯＮ 、
（ｆＦする。ｃＭｏ ｓインバータ（ホ）およびトラン
スミッションゲート勿の出力端子はＣＭＯＳインバータ
（至）の共通ゲート電極に接続される。 ＣＭ（５Ｓ イ：／ハータａＨ！ Ｐ チャ：／ネルＭ
Ｏ８ＦＥＴＣＸ４＋！：ｎチャンネルＭσ５ＦＥＴ ｖ
から構成される。ＰチャンネルＭＯ８ＦＥＴ Ｏｌのソ
ース電極は電圧ｖＤＤの電源端子四に接続され、そのド
レイン電極はｎチャンネルＭ（＞５ＦＥＴ−のドレイン
電極に接続される。ｎチャンネルＭ（５ＳＦＥＴ（イ）
のソース電極は接地される。 ＣＭＯＳインバータ（２）の共通ドレイン電極は出力端
子（７）に接続される。Ｖｏｕｔｊ出力端子（７）の電
圧である。 以上が従来のチョッパ型比較器（ＣｏＭＰｊ）を単独で
見た場合の構成であるが、これをＡ／Ｄ変換回路（８）
（第３図）として用いる場合は第３図に示したように第
２図で示したチョッパ型比較器＜ ｃ５ｙｙ ｊ）をそ
の目的Ｉこ応じた数（ｎ個）だけ用いた構成となる。 第３図において（ＣＯＭＰＩ ） 〜（ＣＯＭＰｎ）は
いずれもチョッパ型比較器（ＣＯＭＰ ｊ ）と同じ構
成である。アナログ電圧である被比較電圧Ｖｉｎが与え
られている入力端子（１）は第２図に示すすべてのチョ
ッパ型比較器（ＣＯＭＰＩ）〜（ＣＯＭＰｎ）の被比較
電圧入力端子−に共通に接続される。一方、低い基準電
圧Ｖｒｅｆｌが与えられている基準電圧入力端子（２）
と特に基準電圧Ｖｒｅｆｎが与えられている基準電圧入
力端子（３）との間には特性が同じである（ｎ−１）個
のラダー抵抗（Ｒ１） 〜（Ｒｎ−ｔ ）が直列に接続
され、各抵抗（Ｒ１）、〜（Ｒｎ−１ｌ間の接続点ある
いは抵抗（Ｒ１）（Ｒｎ−１３と基準電圧入力端子（２
） （３）との間の接続点はそれぞれ各チョッパ型比較
器（ＣＯＭＰＩ）〜（ＣＯＭＰｎ ）の基準電圧入力端
子（２）（第２図）に接続される。（第２図に示した入
力電圧Ｖｉｎｊ 、 Ｖｒｅｆｊは各々前述した第ｊ番
目のチョッパ型比較器（ＣＯＭＰｊ）の被比較電圧およ
び基準電圧を示す。）各チョッパ型比較器（Ｃ（ＶＰＩ
） 〜（ＣｏＭＰｎ ）の出力は各々ｎ個の出力端子
０〜α４に接続される。 次にこのチョッパ型比較器（ＣＯＭＰＩ）の動作ζこつ
いて説明する。まずＣＭ（１５Ｓインバータの動作につ
いて説明する。第４図は第２図のＣＭｏ５インバータ（
ホ）の特性を示す特性図であり、横軸が入力電圧、縦軸
が出力電圧を表わす。実線αがその特性曲線である。入
力電圧がＯのときは、 ＣＭＯＳインバータ（ホ）を構
成する電源側のＰチャンネルＭＯ８ＦＥＴ（ロ）はＯＮ
状態となり、接地側のｎチャンネルＭＣ）ＳＦＥＴ（至
）はＯＦＦ状態となるので、ＣＭＯＳインバータ（至）
の出力電圧は’ＶＤＤとなる。ま１こ、入力電圧がＶＤ
ＤのときはＰチャンネルＭＯ８ＦＥＴ ＠が５ＦＦ状態
、ｎチ’ｖ ンネ／ｌ／ＭＯ５ＦＥＴ ＠カＯＮ状Ｗト
ｆ！ ル（Ｄテ、ＣＭＯＳインバータ（至）の出力電圧
は０となる。トランスミッションゲート（財）がΦＮ状
態のときは、ＣＭＯＳインバータ（至）の出力がその入
力に接続されるので、ＣＭＯＳインバータ（至）の入力
電圧と出力電圧とが互いに等しくなる点、すなわち第４
図の入力電圧０の点から横軸に対し４５°の角度の線と
特性曲線との交点（すなわちａ点）で平衡し、入力電圧
も出力電圧も共にＶｂａｌになる。 以上のようなｃＭｂｓインバータの動作を踏まえた上で
チョッパ型比較器（Ｃ？）ＭＰｊ）の動作を説明する。 クロック信号２がゝＨルベルにある間はトランスミッシ
ョンゲート鋤がＯＮ状態となりＮ１点の電圧は第４図に
示すＶｂａ １となる。その期間はトランスミッション
ゲート（財）もＯＮ状態となり、カップリングコンデン
サに）は（Ｖｒｅｆ−Ｖｂａｌ）の電圧によって第２図
に示す極性に充電される。次にクロック信号ダが′″Ｌ
＃Ｌ＃レベル間は、トランスミッションゲート（ハ）だ
けが？５Ｎ状態となり、被比較電圧Ｖｉｎがカップリン
グコンデンサ（ハ）の左側電極に加えられ、したがって
、Ｎ点の電圧は（Ｖｉｎ−（Ｖｒｅｆ −Ｖｂａｌ））
となる。もし、Ｖｉｎ ｗｒ Ｖｒｅｆ ｊ であれ
ばＮ。 点の電圧はＶｂａｌ ｌこ保たれＣＭＯＳインバータ（
至）の動作点は第４図のａ点のままであるが、Ｖｉｎ〜
Ｖｒｅｆｊの場合はＮ点の電圧はＶｂａｌから次式で示
されるΔＶだけ変化する。 ΔＶ−（Ｃｃ／（Ｃｃ−１−Ｃｆ＋Ｃｇ）？・（Ｖｆｎ
−Ｖｒｅｆｊ） （１）ここで、 Ｃｃはカップリ
ングコンデンサ（２）の容量。 ＣｇはＣＭＯＳインバータ（至）の入力容量、ＣｆはＮ
１点昏ζ存在する他容量からなる浮遊容量である。 第４図から明らかなように、ａ点の近傍では入力電圧の
微小な変化が出力電圧の比較的大きな変化を引き起こし
、この変化をＣＭＯＳインバータ（至）によってさらに
拡大するので、 となり、第２図の回路が比較器として動作する。 このようなチョッパ型比較器（ＣＯＭＰｊ）をｎ個並列
に接続した第３図に示すＡ／Ｄ変換回路（８）の動作を
次に説明する。高電圧側の基準電圧入力端子（３）の電
圧Ｖｒｅｆｎと低電圧側の基準電圧入力端子（２）の電
圧Ｖｒｅｆｌとの電位差はＣＶｒｅｆｎ−Ｖｒｅｈ）で
与えられる。この間に（ｎ−１）個のラダー抵抗（Ｒ１
）〜（Ｒｎ−１）が直列に接続されるので、第３図のと
から第ｉｔ目のチョッパ型比較器（ＣＯＭＰｊ）の基準
電圧入力Ｖｒｅｆｊは となる。今、Ｖｒｅｆｊ ＜ Ｖｉｎ ＜ Ｖｒｅｆｊ
＋１を満足するアナログ電圧Ｖｉｎが入力端子（１）に
加えられたとき、すべてのチョッパ型比較器（ＣＯＭＰ
Ｉ）〜（ＣＯＭＰｎ）の被比較電圧入力端子＠（第２図
）にＶｉｎなる電圧が印加さ るので式（２）より、各
チョッパ型比較器ＣＣ０Ｐ！：’： 、 〜（ＣＯＭＰ
ｎ）の出力は、第ｊ番目までのすべて、Ｊ）チョッパ型
比較器がＶＤＤ 、第（ｊ＋１）番目以降のすべてのチ
ョッパ型比較器の出力がＯとなり。 Ａ／Ｄ変換回路として動作する。 従来のＡ／Ｉ）変換回路は、トランスミッションゲート
（イ）がクロック信号ｓ、ｉｔによりΦＮ状態とＯＦＦ
状態を繰り返すｔコめ、その度ごとに入力端子（１）か
ら見た入力インピーダンスが変動する。つまりトランス
ミッションゲート口がＯＦＦ状態のとき（以下、「シャ
ント期間」と記述する）は、入力端子（１）からトラン
スミッションゲート口までの容量の約ｎ倍の゛容量で入
力インピーダンスにの場合の入力インピーダンスをＺｓ
とする。）が決まり、トランスミッションゲート四がＯ
Ｎ状態のとき（以下「比較期間」と記述する）は、入力
端子（１）からカップリングコンデンサ四を介してｃＭ
ｂｓインバータ（至）の入力端子とトランスミッション
ゲート勿までの容量の約ｎ倍の容量で入力インピーダン
スにの場合の入力インピーダンスをｚＨとする。）が決
まる。このため、入力端子（１）から見た入力インピー
ダンスはクロックの度ごとにこれら２つの値を交互にと
り、チョッパ型比較器（ＣＣ）ＭＰ ｊ）の入力電圧は
これに応じて変動する。この変動の様子は第５図に示し
た。第５図で示した曲線（Ｌｌ）はＡ／Ｄ変換回路の入
力インピーダンスを無限大と仮定しｔ二場合の被比較入
力電圧（以下、後述する「正味の被比較入力電圧」に対
して、「理想的な被比較入力電圧」と記述する。）を示
す。しかしながら実際のＡ／Ｄ変換回路（８）（第３図
）の入力インピーダンスは有限の値であり、しかも前述
したようにクロックの度ごとに異なった２つの値を交互
にとるので、実際の被比較入力電圧Ｃ以下。 「正味の被比較電圧」と記述する。）は曲線（Ｌ２）あ
るいは曲線（Ｌ８）のようになる。すなわちシャント期
間（Ｓ）は入力インピーダンスＺｓが大きいので理想的
な被比較入力電圧（Ｌｌ）かられずかにずれた正味の被
比較入力電圧（Ｌ２）を示すが、比較期間■においては
入力インピーダンスＺＨは前記入力インピータンスＺｓ
に比べて小さい値になるため、正味の被比較入力電圧（
Ｌ８）の理想的な被比較入力電圧（Ｌｌ ）に対するズ
レ具合はさらに大きくなる。 〔発明が解決しようとする問題点〕 したがって第３図において端子（０）と端子（１）を接
続した場合のように何かの目的でＡ／Ｄ変換器（８）と
他のアナログ回路（７）を接続して前記入力信号を共通
に用いようとする場合、この入力電圧の変動が前記他の
回路（７）の誤動作の要因となる。また前記他の回路（
７）が前記Ａ／Ｄ変換回路（８）とクロックのタイミン
グが異なるＡ／Ｄ変換回路の場合は互いに影響を及ぼし
合い、いずれかのんΦ変換回路（７） 、 （８）が誤
動作を起こすことになる。 この発明は上記のような問題点を解消するためｆこなさ
れたもので、ＭＤ変換回路（８）〔第３図〕の入力電圧
の変動を防ぐことができるＡ／Ｄコンバータ（６）（第
１図）を提供することを目的とする０（問題点を解決す
るｔコめの手段〕 この発明に係るＡ／Ｄコンバータは、従来のＡ／Ｄ変換
回路において発生する入力インピーダンスの変動を補正
するために、各チョッパ型比較器の制御用クロック信号
により制御されるスイッチ手段を介して、チョッパ型比
較器の共通入力端子に新たなコンデンサを接続したもの
である。
従来のチョッパ型比較器（ＣＯＭＰｊ）の−例の構成を
示す接続図である。初めにこのチョッパ型比較器（Ｃｏ
ＭＰ ｊ ）の構成について説明する。図において、入
力端子（至）はトランスミッションゲート■を介してカ
ップリングコンデンサ（７）に接続され、入力端子Ｑは
トランスミッションゲート（財）を介してカップリング
コンデンサ（２）に接続される。入力端子同に被比較電
圧Ｖｉｎｊが入力され、入力端子９２１こ基準を圧Ｖｒ
ｅｆｊが入力される。＠、＠はトランスミッションゲー
ト（ハ）のゲート端子であり、＠、０４はトランスミッ
ションゲート（至）のゲート端子である。 これらのゲート端子に互いにオーバーラツプしないクロ
ック信号ｐ、ｓが加えられる。トランスミッションゲー
ト四、（至）はこのクロック信号ダ・１１ζよりその？
）Ｎ 、 ＵＦＦが制御され、トランスミッションゲー
ト峙とトランスミッションゲート（財）とは相補的にｉ
ＯＮ 、 ＯＦＦする。カップリングコンデンサ（２）
はＣＭＯＳインバータ（至）の入力端子に接続されると
ともにトランスミッションゲート＠に接続される。Ｎ１
はカップリングコンデンサ（イ）とＣＭＯＳインバータ
（至）およびトランスミッションゲート鋤との接続点で
ある。ＣＭｎ５インバータ（至）はＰチャンネルＭＯ８
電界効果トランジスタ（以下、ＰチャンネルＭ？）ＳＦ
ＥＴと略記する）（ロ）とｎチャンネルＭｏＳ電界効果
トランジスタ（以下、ｎチャンネルＭＯ８ＦＥＴと略記
する。）Ｃ１ｌから構成される。ＰチヤンネルＭＯ５Ｆ
ＥＴ ＠のソース電極は電圧ＶＤＤの電源端子四１ζ接
続され、そのドレイン電極はｎチャンネルＭｏ５ＦＥＴ
Ｏ８のドレイン電極に接続される。ｎチャンネルＭＯ
３ＦＥＴ Ｃ１１のソース電極は接地される。Ｃ１１゜
（至）はトランスミッションゲート勿のゲート端子であ
り、これらのゲート端子に上記と同様にクロック信号メ
、〆が加えられろ。トランスミッションゲート翰はこの
クロック信号Ｊ、′ｉｉによりそのＯＮ 、 ＯＦＦが
制御され、トランスミッションゲート（財）と同様、前
述のトランスミッションゲートＱと相補的にＯＮ 、
（ｆＦする。ｃＭｏ ｓインバータ（ホ）およびトラン
スミッションゲート勿の出力端子はＣＭＯＳインバータ
（至）の共通ゲート電極に接続される。 ＣＭ（５Ｓ イ：／ハータａＨ！ Ｐ チャ：／ネルＭ
Ｏ８ＦＥＴＣＸ４＋！：ｎチャンネルＭσ５ＦＥＴ ｖ
から構成される。ＰチャンネルＭＯ８ＦＥＴ Ｏｌのソ
ース電極は電圧ｖＤＤの電源端子四に接続され、そのド
レイン電極はｎチャンネルＭ（＞５ＦＥＴ−のドレイン
電極に接続される。ｎチャンネルＭ（５ＳＦＥＴ（イ）
のソース電極は接地される。 ＣＭＯＳインバータ（２）の共通ドレイン電極は出力端
子（７）に接続される。Ｖｏｕｔｊ出力端子（７）の電
圧である。 以上が従来のチョッパ型比較器（ＣｏＭＰｊ）を単独で
見た場合の構成であるが、これをＡ／Ｄ変換回路（８）
（第３図）として用いる場合は第３図に示したように第
２図で示したチョッパ型比較器＜ ｃ５ｙｙ ｊ）をそ
の目的Ｉこ応じた数（ｎ個）だけ用いた構成となる。 第３図において（ＣＯＭＰＩ ） 〜（ＣＯＭＰｎ）は
いずれもチョッパ型比較器（ＣＯＭＰ ｊ ）と同じ構
成である。アナログ電圧である被比較電圧Ｖｉｎが与え
られている入力端子（１）は第２図に示すすべてのチョ
ッパ型比較器（ＣＯＭＰＩ）〜（ＣＯＭＰｎ）の被比較
電圧入力端子−に共通に接続される。一方、低い基準電
圧Ｖｒｅｆｌが与えられている基準電圧入力端子（２）
と特に基準電圧Ｖｒｅｆｎが与えられている基準電圧入
力端子（３）との間には特性が同じである（ｎ−１）個
のラダー抵抗（Ｒ１） 〜（Ｒｎ−ｔ ）が直列に接続
され、各抵抗（Ｒ１）、〜（Ｒｎ−１ｌ間の接続点ある
いは抵抗（Ｒ１）（Ｒｎ−１３と基準電圧入力端子（２
） （３）との間の接続点はそれぞれ各チョッパ型比較
器（ＣＯＭＰＩ）〜（ＣＯＭＰｎ ）の基準電圧入力端
子（２）（第２図）に接続される。（第２図に示した入
力電圧Ｖｉｎｊ 、 Ｖｒｅｆｊは各々前述した第ｊ番
目のチョッパ型比較器（ＣＯＭＰｊ）の被比較電圧およ
び基準電圧を示す。）各チョッパ型比較器（Ｃ（ＶＰＩ
） 〜（ＣｏＭＰｎ ）の出力は各々ｎ個の出力端子
０〜α４に接続される。 次にこのチョッパ型比較器（ＣＯＭＰＩ）の動作ζこつ
いて説明する。まずＣＭ（１５Ｓインバータの動作につ
いて説明する。第４図は第２図のＣＭｏ５インバータ（
ホ）の特性を示す特性図であり、横軸が入力電圧、縦軸
が出力電圧を表わす。実線αがその特性曲線である。入
力電圧がＯのときは、 ＣＭＯＳインバータ（ホ）を構
成する電源側のＰチャンネルＭＯ８ＦＥＴ（ロ）はＯＮ
状態となり、接地側のｎチャンネルＭＣ）ＳＦＥＴ（至
）はＯＦＦ状態となるので、ＣＭＯＳインバータ（至）
の出力電圧は’ＶＤＤとなる。ま１こ、入力電圧がＶＤ
ＤのときはＰチャンネルＭＯ８ＦＥＴ ＠が５ＦＦ状態
、ｎチ’ｖ ンネ／ｌ／ＭＯ５ＦＥＴ ＠カＯＮ状Ｗト
ｆ！ ル（Ｄテ、ＣＭＯＳインバータ（至）の出力電圧
は０となる。トランスミッションゲート（財）がΦＮ状
態のときは、ＣＭＯＳインバータ（至）の出力がその入
力に接続されるので、ＣＭＯＳインバータ（至）の入力
電圧と出力電圧とが互いに等しくなる点、すなわち第４
図の入力電圧０の点から横軸に対し４５°の角度の線と
特性曲線との交点（すなわちａ点）で平衡し、入力電圧
も出力電圧も共にＶｂａｌになる。 以上のようなｃＭｂｓインバータの動作を踏まえた上で
チョッパ型比較器（Ｃ？）ＭＰｊ）の動作を説明する。 クロック信号２がゝＨルベルにある間はトランスミッシ
ョンゲート鋤がＯＮ状態となりＮ１点の電圧は第４図に
示すＶｂａ １となる。その期間はトランスミッション
ゲート（財）もＯＮ状態となり、カップリングコンデン
サに）は（Ｖｒｅｆ−Ｖｂａｌ）の電圧によって第２図
に示す極性に充電される。次にクロック信号ダが′″Ｌ
＃Ｌ＃レベル間は、トランスミッションゲート（ハ）だ
けが？５Ｎ状態となり、被比較電圧Ｖｉｎがカップリン
グコンデンサ（ハ）の左側電極に加えられ、したがって
、Ｎ点の電圧は（Ｖｉｎ−（Ｖｒｅｆ −Ｖｂａｌ））
となる。もし、Ｖｉｎ ｗｒ Ｖｒｅｆ ｊ であれ
ばＮ。 点の電圧はＶｂａｌ ｌこ保たれＣＭＯＳインバータ（
至）の動作点は第４図のａ点のままであるが、Ｖｉｎ〜
Ｖｒｅｆｊの場合はＮ点の電圧はＶｂａｌから次式で示
されるΔＶだけ変化する。 ΔＶ−（Ｃｃ／（Ｃｃ−１−Ｃｆ＋Ｃｇ）？・（Ｖｆｎ
−Ｖｒｅｆｊ） （１）ここで、 Ｃｃはカップリ
ングコンデンサ（２）の容量。 ＣｇはＣＭＯＳインバータ（至）の入力容量、ＣｆはＮ
１点昏ζ存在する他容量からなる浮遊容量である。 第４図から明らかなように、ａ点の近傍では入力電圧の
微小な変化が出力電圧の比較的大きな変化を引き起こし
、この変化をＣＭＯＳインバータ（至）によってさらに
拡大するので、 となり、第２図の回路が比較器として動作する。 このようなチョッパ型比較器（ＣＯＭＰｊ）をｎ個並列
に接続した第３図に示すＡ／Ｄ変換回路（８）の動作を
次に説明する。高電圧側の基準電圧入力端子（３）の電
圧Ｖｒｅｆｎと低電圧側の基準電圧入力端子（２）の電
圧Ｖｒｅｆｌとの電位差はＣＶｒｅｆｎ−Ｖｒｅｈ）で
与えられる。この間に（ｎ−１）個のラダー抵抗（Ｒ１
）〜（Ｒｎ−１）が直列に接続されるので、第３図のと
から第ｉｔ目のチョッパ型比較器（ＣＯＭＰｊ）の基準
電圧入力Ｖｒｅｆｊは となる。今、Ｖｒｅｆｊ ＜ Ｖｉｎ ＜ Ｖｒｅｆｊ
＋１を満足するアナログ電圧Ｖｉｎが入力端子（１）に
加えられたとき、すべてのチョッパ型比較器（ＣＯＭＰ
Ｉ）〜（ＣＯＭＰｎ）の被比較電圧入力端子＠（第２図
）にＶｉｎなる電圧が印加さ るので式（２）より、各
チョッパ型比較器ＣＣ０Ｐ！：’： 、 〜（ＣＯＭＰ
ｎ）の出力は、第ｊ番目までのすべて、Ｊ）チョッパ型
比較器がＶＤＤ 、第（ｊ＋１）番目以降のすべてのチ
ョッパ型比較器の出力がＯとなり。 Ａ／Ｄ変換回路として動作する。 従来のＡ／Ｉ）変換回路は、トランスミッションゲート
（イ）がクロック信号ｓ、ｉｔによりΦＮ状態とＯＦＦ
状態を繰り返すｔコめ、その度ごとに入力端子（１）か
ら見た入力インピーダンスが変動する。つまりトランス
ミッションゲート口がＯＦＦ状態のとき（以下、「シャ
ント期間」と記述する）は、入力端子（１）からトラン
スミッションゲート口までの容量の約ｎ倍の゛容量で入
力インピーダンスにの場合の入力インピーダンスをＺｓ
とする。）が決まり、トランスミッションゲート四がＯ
Ｎ状態のとき（以下「比較期間」と記述する）は、入力
端子（１）からカップリングコンデンサ四を介してｃＭ
ｂｓインバータ（至）の入力端子とトランスミッション
ゲート勿までの容量の約ｎ倍の容量で入力インピーダン
スにの場合の入力インピーダンスをｚＨとする。）が決
まる。このため、入力端子（１）から見た入力インピー
ダンスはクロックの度ごとにこれら２つの値を交互にと
り、チョッパ型比較器（ＣＣ）ＭＰ ｊ）の入力電圧は
これに応じて変動する。この変動の様子は第５図に示し
た。第５図で示した曲線（Ｌｌ）はＡ／Ｄ変換回路の入
力インピーダンスを無限大と仮定しｔ二場合の被比較入
力電圧（以下、後述する「正味の被比較入力電圧」に対
して、「理想的な被比較入力電圧」と記述する。）を示
す。しかしながら実際のＡ／Ｄ変換回路（８）（第３図
）の入力インピーダンスは有限の値であり、しかも前述
したようにクロックの度ごとに異なった２つの値を交互
にとるので、実際の被比較入力電圧Ｃ以下。 「正味の被比較電圧」と記述する。）は曲線（Ｌ２）あ
るいは曲線（Ｌ８）のようになる。すなわちシャント期
間（Ｓ）は入力インピーダンスＺｓが大きいので理想的
な被比較入力電圧（Ｌｌ）かられずかにずれた正味の被
比較入力電圧（Ｌ２）を示すが、比較期間■においては
入力インピーダンスＺＨは前記入力インピータンスＺｓ
に比べて小さい値になるため、正味の被比較入力電圧（
Ｌ８）の理想的な被比較入力電圧（Ｌｌ ）に対するズ
レ具合はさらに大きくなる。 〔発明が解決しようとする問題点〕 したがって第３図において端子（０）と端子（１）を接
続した場合のように何かの目的でＡ／Ｄ変換器（８）と
他のアナログ回路（７）を接続して前記入力信号を共通
に用いようとする場合、この入力電圧の変動が前記他の
回路（７）の誤動作の要因となる。また前記他の回路（
７）が前記Ａ／Ｄ変換回路（８）とクロックのタイミン
グが異なるＡ／Ｄ変換回路の場合は互いに影響を及ぼし
合い、いずれかのんΦ変換回路（７） 、 （８）が誤
動作を起こすことになる。 この発明は上記のような問題点を解消するためｆこなさ
れたもので、ＭＤ変換回路（８）〔第３図〕の入力電圧
の変動を防ぐことができるＡ／Ｄコンバータ（６）（第
１図）を提供することを目的とする０（問題点を解決す
るｔコめの手段〕 この発明に係るＡ／Ｄコンバータは、従来のＡ／Ｄ変換
回路において発生する入力インピーダンスの変動を補正
するために、各チョッパ型比較器の制御用クロック信号
により制御されるスイッチ手段を介して、チョッパ型比
較器の共通入力端子に新たなコンデンサを接続したもの
である。
以下、この発明の一実施例を図を参照して説明する。な
お、この実施例の説明において、従来の技術の説明と重
複する部分についてはその説明を省略する。 第１図はこの発明の一実施例であろＡ／Ｄコンバータの
構成を示す接続図である。この実施例は第３図Ａ／Ｄ変
換回路（８）と同様に第２図に示す比較器（ＣＯＭＰｊ
）を用いて構成されるが、第３図の構成と異なる点は、
入力インピーダンス変動補正のために、入力端子（１）
とその入力信号のｎ個のチョッパ型比較器（Ｃ？５ＭＰ
１）〜（ＣｆｉＭＰｎ）の各被比較電圧入力端子への分
岐点（ＮりＣ以下単に分岐点（Ｎｚ）と記述する】との
接続点と、接地との間に新たなトランスミッションゲー
ト（４）とコンデンサ（５）の直列回路を付加した点で
ある。すなわち、入力端子（１）と分岐点（Ｎ、 ）と
の接続点にトランスミッションゲート（４）の入力側が
接続され、その出力側がコンデンサ（５）を介して接地
されている。Ｏ４０，Ｑｅはトランスミッションゲート
（４）のゲート端子であり、これらのゲート端子にクロ
ック信号ダ、７が加えられろ。 トランスミッションゲート（４）はこのクロック信号ｓ
、ｉｉにより？５Ｎ、ＯＦＦが制御され、このトランス
ミッションゲート（４）は第２因に示すトランスミッシ
ョンゲート−と相補的に５Ｎ、ＯＦＦ ｆ ル。 次にこのＡ／Ｄコンバータ（６）の動作について説明す
る。このＡ／Ｄコンバータ（６）の動作は、第３図に示
すＡ／Ｄ変換回路（８）の動作とほぼ同じであるが、ト
ランスミッションゲート（４）をトランスミッションゲ
ートＱ（第２図）と相補的にＯＮ 、 ＯＦＦするよう
番こしているので、トランスミッションゲート口が？５
Ｎのときトランスミッションゲート（４）が？）ＦＦと
なり、このときの入力端子（１）から見た入力インピー
ダンスは、入力端子Ｌｌ）からカップリングコンデンサ
（至）を介してＣＭＯＳインバータ（至）までの容量の
約ｎ倍で決まり、まｔこ、トランスミッションゲートＷ
がＯＦＦのときトランスミッションゲート（４）がＯＮ
となり、このときの入力端子（１）から見ｔ：入カイン
ピーダンスは、トランスミッションゲート峙までの容量
の約ｎ倍の容量と、トランスミッションゲート（４）を
介したコンデンサ（５）の容量との和で決まる。したが
って、このコンデンサ（５）の容量を適当匡選択すると
、入力端子（１）から見た入力インピーダンスはクロッ
クの度ごとに変動することがなくなり、はぼ一定の値と
なる。したがって、入力電圧は第６図の曲線（Ｌ４）で
示しにような滑らかなものとなり、端子（０）と端子（
１）を接続した場合でも他の回路（７）に悪影響を及ぼ
すことはない。 なお、上記実施例ではＣＭσＳのＡ／Ｄコンバータにつ
いて示したが、 ＮＭＯ５やＰＭＯ８によろＡ／Ｄコン
バータについてもこの発明は適用でき、この場合にも上
記実用例と同様の効果がある。 （発明の効果〕 以上のようにこの発明によれば、被比較電圧が入力され
る共通入力端子と新ｔコなスイッチ手段を介したコンデ
ンサを接続したので、Ａ／Ｄ変換器の入力インピーダン
スの変動を防ぎ、入力電圧の変動を防ぐことができる。 これにより何かの目的でＡ／Ｄコンバータの入力端子と
他の回路の入力端子を接続して用いる場合、他の回路の
誤動作を防止できろ効果がある。
お、この実施例の説明において、従来の技術の説明と重
複する部分についてはその説明を省略する。 第１図はこの発明の一実施例であろＡ／Ｄコンバータの
構成を示す接続図である。この実施例は第３図Ａ／Ｄ変
換回路（８）と同様に第２図に示す比較器（ＣＯＭＰｊ
）を用いて構成されるが、第３図の構成と異なる点は、
入力インピーダンス変動補正のために、入力端子（１）
とその入力信号のｎ個のチョッパ型比較器（Ｃ？５ＭＰ
１）〜（ＣｆｉＭＰｎ）の各被比較電圧入力端子への分
岐点（ＮりＣ以下単に分岐点（Ｎｚ）と記述する】との
接続点と、接地との間に新たなトランスミッションゲー
ト（４）とコンデンサ（５）の直列回路を付加した点で
ある。すなわち、入力端子（１）と分岐点（Ｎ、 ）と
の接続点にトランスミッションゲート（４）の入力側が
接続され、その出力側がコンデンサ（５）を介して接地
されている。Ｏ４０，Ｑｅはトランスミッションゲート
（４）のゲート端子であり、これらのゲート端子にクロ
ック信号ダ、７が加えられろ。 トランスミッションゲート（４）はこのクロック信号ｓ
、ｉｉにより？５Ｎ、ＯＦＦが制御され、このトランス
ミッションゲート（４）は第２因に示すトランスミッシ
ョンゲート−と相補的に５Ｎ、ＯＦＦ ｆ ル。 次にこのＡ／Ｄコンバータ（６）の動作について説明す
る。このＡ／Ｄコンバータ（６）の動作は、第３図に示
すＡ／Ｄ変換回路（８）の動作とほぼ同じであるが、ト
ランスミッションゲート（４）をトランスミッションゲ
ートＱ（第２図）と相補的にＯＮ 、 ＯＦＦするよう
番こしているので、トランスミッションゲート口が？５
Ｎのときトランスミッションゲート（４）が？）ＦＦと
なり、このときの入力端子（１）から見た入力インピー
ダンスは、入力端子Ｌｌ）からカップリングコンデンサ
（至）を介してＣＭＯＳインバータ（至）までの容量の
約ｎ倍で決まり、まｔこ、トランスミッションゲートＷ
がＯＦＦのときトランスミッションゲート（４）がＯＮ
となり、このときの入力端子（１）から見ｔ：入カイン
ピーダンスは、トランスミッションゲート峙までの容量
の約ｎ倍の容量と、トランスミッションゲート（４）を
介したコンデンサ（５）の容量との和で決まる。したが
って、このコンデンサ（５）の容量を適当匡選択すると
、入力端子（１）から見た入力インピーダンスはクロッ
クの度ごとに変動することがなくなり、はぼ一定の値と
なる。したがって、入力電圧は第６図の曲線（Ｌ４）で
示しにような滑らかなものとなり、端子（０）と端子（
１）を接続した場合でも他の回路（７）に悪影響を及ぼ
すことはない。 なお、上記実施例ではＣＭσＳのＡ／Ｄコンバータにつ
いて示したが、 ＮＭＯ５やＰＭＯ８によろＡ／Ｄコン
バータについてもこの発明は適用でき、この場合にも上
記実用例と同様の効果がある。 （発明の効果〕 以上のようにこの発明によれば、被比較電圧が入力され
る共通入力端子と新ｔコなスイッチ手段を介したコンデ
ンサを接続したので、Ａ／Ｄ変換器の入力インピーダン
スの変動を防ぎ、入力電圧の変動を防ぐことができる。 これにより何かの目的でＡ／Ｄコンバータの入力端子と
他の回路の入力端子を接続して用いる場合、他の回路の
誤動作を防止できろ効果がある。
第１図はこの発明の一実施例である、チョッパ型比較器
をｎ個並列沓こ接続しｒこＡ／Ｄコンバータの構成を示
す接続図である。 第２図は第１図で用い１こチョッパ型比較器１個を単独
で見た場合の構成を示す接続図である。 第３図は従来のチョッパ型比較器をｎ個並列に接続した
Ａ、／Ｄ変換回路の構成を示す接続図である。 第４図は第２図のＣＭＯＳインバータの入出力特性を示
す図である。 第５図は第３図に示したＡ／Ｄ変換回路の入力電圧の変
化を示した図である。 第６図は第１図に示したＡ／Ｄコンバータの入力電圧を
示した図である。 図において、（０） 、 （１） 、 （２） 、 （
３） 、 ｅυ、弼は入力端子、（４） 、 ０ 、（
至）、勿はトランスミッションゲート、（５）はコンデ
ンサ、（６）はＡ／Ｄコンバータ、（７）はＡ／Ｄコン
バータあるいはＡ／Ｄ変換回路に並列接続して用いる他
の回路、（８）はＡ／Ｄ変換回路、α０．ＣＩ＋）、０
３゜０３ 、 Ｑ４１ 、 Ｃ１は出力端子、（７）は
カップリングコンデンサ、（至）、（至）はＣＭ？ｌ）
Ｓインバータ、（４）は電源端子、（ト）、 ａｅ 、
０力、（至）、（至）、［有］、（至）、（至）はゲ
ート端子。 （ロ）、（至）はＰチャンネルＭＯ８ＦＥＴ 、 Ｃ１
８、菊はｎチャンネルＭＯ８ＦＥＴ 、（Ｒ１）、（Ｒ
２）、（Ｒ８）、（Ｒｎ−４）はラダー抵抗、（ＣｏＭ
ＰＩ ） 、 （ＣＱＭＰ２ ） 、 （ＣＯＭＰ８
）、 （ＣＣ）ＭＰｎ ）。 （Ｃ６ＭＰｊ〕は第２図で示しｔこ構成を持つチョッパ
型比較器、（α）はＣＭ（５Ｓインバータの入出力特性
、（Ｌｌ）は理想的な入力電圧、（Ｌ２）はシャント期
間のＡ／Ｄ変換回路の正味の入力電圧、（Ｌ３）は比較
期間Ａ／Ｄ変換回路の正味の入力端子、（Ｌ４）は発明
したＡ／Ｄコンバータにおけろ正味の入力電圧を示す。 なお、各図中同一符号は同一まＴ二は相当部分を示す。
をｎ個並列沓こ接続しｒこＡ／Ｄコンバータの構成を示
す接続図である。 第２図は第１図で用い１こチョッパ型比較器１個を単独
で見た場合の構成を示す接続図である。 第３図は従来のチョッパ型比較器をｎ個並列に接続した
Ａ、／Ｄ変換回路の構成を示す接続図である。 第４図は第２図のＣＭＯＳインバータの入出力特性を示
す図である。 第５図は第３図に示したＡ／Ｄ変換回路の入力電圧の変
化を示した図である。 第６図は第１図に示したＡ／Ｄコンバータの入力電圧を
示した図である。 図において、（０） 、 （１） 、 （２） 、 （
３） 、 ｅυ、弼は入力端子、（４） 、 ０ 、（
至）、勿はトランスミッションゲート、（５）はコンデ
ンサ、（６）はＡ／Ｄコンバータ、（７）はＡ／Ｄコン
バータあるいはＡ／Ｄ変換回路に並列接続して用いる他
の回路、（８）はＡ／Ｄ変換回路、α０．ＣＩ＋）、０
３゜０３ 、 Ｑ４１ 、 Ｃ１は出力端子、（７）は
カップリングコンデンサ、（至）、（至）はＣＭ？ｌ）
Ｓインバータ、（４）は電源端子、（ト）、 ａｅ 、
０力、（至）、（至）、［有］、（至）、（至）はゲ
ート端子。 （ロ）、（至）はＰチャンネルＭＯ８ＦＥＴ 、 Ｃ１
８、菊はｎチャンネルＭＯ８ＦＥＴ 、（Ｒ１）、（Ｒ
２）、（Ｒ８）、（Ｒｎ−４）はラダー抵抗、（ＣｏＭ
ＰＩ ） 、 （ＣＱＭＰ２ ） 、 （ＣＯＭＰ８
）、 （ＣＣ）ＭＰｎ ）。 （Ｃ６ＭＰｊ〕は第２図で示しｔこ構成を持つチョッパ
型比較器、（α）はＣＭ（５Ｓインバータの入出力特性
、（Ｌｌ）は理想的な入力電圧、（Ｌ２）はシャント期
間のＡ／Ｄ変換回路の正味の入力電圧、（Ｌ３）は比較
期間Ａ／Ｄ変換回路の正味の入力端子、（Ｌ４）は発明
したＡ／Ｄコンバータにおけろ正味の入力電圧を示す。 なお、各図中同一符号は同一まＴ二は相当部分を示す。
Claims (1)
- 被比較電圧が入力される入力端子に接続され、クロック
信号で制御される第１のスイッチ手段と、基準電圧が入
力され、前記クロック信号で制御される第２のスイッチ
手段と、前記第１および第２のスイッチ手段の出力側に
その一方側が接続される第１のコンデンサと、前記第１
のコンデンサの他方側にその入力側が接続されるインバ
ータと、前記インバータの入出力側に接続され、前記ク
ロック信号で制御される第３のスイッチ手段とを備える
チョッパ型比較器を各入力端子を共通に接続し、各々基
準電圧を異ならせてｎ個並列に接続して成るＡ／Ｄ変換
回路、前記ｎ個のチョッパ型比較器に共通に設けられて
おり、その共通入力端子に接続され、前記クロック信号
で制御される新たなスイッチ手段、及び前記新たなスイ
ッチ手段を介して接続され前記共通入力端子における入
力インピーダンスの変動を防止する新たなコンデンサを
備えたＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378085A JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378085A JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272225A true JPS6272225A (ja) | 1987-04-02 |
| JPH0414889B2 JPH0414889B2 (ja) | 1992-03-16 |
Family
ID=16644914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21378085A Granted JPS6272225A (ja) | 1985-09-25 | 1985-09-25 | Ａ／ｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242321A (ja) * | 1990-07-05 | 1992-08-31 | Motorola Inc | サンプル・ホ−ルド回路を有する電圧比較器およびエラー低減方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141124A (en) * | 1981-02-26 | 1982-09-01 | Nec Corp | Parallel type mos a/d converter circuit |
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
-
1985
- 1985-09-25 JP JP21378085A patent/JPS6272225A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141124A (en) * | 1981-02-26 | 1982-09-01 | Nec Corp | Parallel type mos a/d converter circuit |
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242321A (ja) * | 1990-07-05 | 1992-08-31 | Motorola Inc | サンプル・ホ−ルド回路を有する電圧比較器およびエラー低減方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414889B2 (ja) | 1992-03-16 |
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