JPH04149656A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04149656A JPH04149656A JP27121790A JP27121790A JPH04149656A JP H04149656 A JPH04149656 A JP H04149656A JP 27121790 A JP27121790 A JP 27121790A JP 27121790 A JP27121790 A JP 27121790A JP H04149656 A JPH04149656 A JP H04149656A
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- JP
- Japan
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- signal
- active
- circuit
- expansion board
- low
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、割り込みやＤＭＡ要求信号がアクティブ・ハ
イかアクティブ・ローかが異なる複数の仕様の拡張スロ
ットを持つ情報処理装置に関するものである。
イかアクティブ・ローかが異なる複数の仕様の拡張スロ
ットを持つ情報処理装置に関するものである。
［従来の技術〕
複数の仕様の拡張スロットを持つパーソナルコンピュー
タの場合、その拡張スロットの信号のうちの拡張ボード
からの割り込み要求信号やＤＭＡ要求信号が一方の仕様
（仕様Ａと呼ぶ）ではアクティブ・ハイ、もう一方の仕
様（仕様Ｂと呼ぶ）ではアクティブ・ローである場合、
第２図に示すようにすればよいと考えることができる。
タの場合、その拡張スロットの信号のうちの拡張ボード
からの割り込み要求信号やＤＭＡ要求信号が一方の仕様
（仕様Ａと呼ぶ）ではアクティブ・ハイ、もう一方の仕
様（仕様Ｂと呼ぶ）ではアクティブ・ローである場合、
第２図に示すようにすればよいと考えることができる。
第２図で１及び２はそれぞれ仕様Ａと仕様Ｂの拡張ボー
ド回路、３及び４はそれぞれ拡張ボード回路ｌ及び２が
出力するアクティブ・ハイ及びアクティブ・ローの信号
がのる信号線、５と６はプルアップ抵抗、２１はオーブ
ンコレクタのＮＯＴ回路である。このようにすれば、ア
クティブ・ローの信号線２２はアクティブ・ハイの信号
に変換でき、信号線３とワイヤードＯＲすることができ
る。
ド回路、３及び４はそれぞれ拡張ボード回路ｌ及び２が
出力するアクティブ・ハイ及びアクティブ・ローの信号
がのる信号線、５と６はプルアップ抵抗、２１はオーブ
ンコレクタのＮＯＴ回路である。このようにすれば、ア
クティブ・ローの信号線２２はアクティブ・ハイの信号
に変換でき、信号線３とワイヤードＯＲすることができ
る。
［発明が解決しようとしている課題］
しかしながら、割り込み要求信号やＤＭＡ要求信号のよ
うに拡張ボードからパーソナルコンピュータ本体へ入力
する信号は、その信号を出力する拡張ホードが存在しな
いときでもその信号のレベノ１が不安定にならないため
にプルアップ抵抗５．６カ付けられている。それゆえ第
２図で仕様Ｂの拡張ボード回路２が存在しない場合には
、プルアップ抵抗（の出力が印加される信号線４のレベ
ルは常時“Ｈ’となるため、プルアップ抵抗５の出力が
印加される信号線３のレベルは常時“Ｌ、”となる。こ
の時仕打Ａの拡張ボード回路１がこの信号を出力して信
号線３のレベルを“Ｆ（“にしようとしでも、信号線３
のしノベルは“Ｈ”にならず、結果的に仕様Ａの拡張ボ
ード回路１からの信号をＣＰ Ｌｉ回路１９を受けられ
なくなってしまうという現像が発生する。
うに拡張ボードからパーソナルコンピュータ本体へ入力
する信号は、その信号を出力する拡張ホードが存在しな
いときでもその信号のレベノ１が不安定にならないため
にプルアップ抵抗５．６カ付けられている。それゆえ第
２図で仕様Ｂの拡張ボード回路２が存在しない場合には
、プルアップ抵抗（の出力が印加される信号線４のレベ
ルは常時“Ｈ’となるため、プルアップ抵抗５の出力が
印加される信号線３のレベルは常時“Ｌ、”となる。こ
の時仕打Ａの拡張ボード回路１がこの信号を出力して信
号線３のレベルを“Ｆ（“にしようとしでも、信号線３
のしノベルは“Ｈ”にならず、結果的に仕様Ａの拡張ボ
ード回路１からの信号をＣＰ Ｌｉ回路１９を受けられ
なくなってしまうという現像が発生する。
［課題を解決するための手段（及び作用）］本発明によ
れば、拡張ボードから出力される信号のうち、同一の意
味であるが第１の拡張ボードではアクティブ・ハイ、第
２の拡張ボードではアクティブ・ローとなる信号を出力
する拡張ボードを同時に装填する拡張スロットを持つ情
報処理装置において、 前記第１の拡張ボードがアクティブ・ローを出力してい
るとも、該アクティブ・ローの信号をアクティブ・ハイ
の信号に変換させる変換手段と、前記第１の拡張ボード
の変換されたアクティブ・ハイの信号と、もう一方の前
記第２の拡張ボードのアクティブ・ハイの信号とを論理
オフする手段とにより実現する。
れば、拡張ボードから出力される信号のうち、同一の意
味であるが第１の拡張ボードではアクティブ・ハイ、第
２の拡張ボードではアクティブ・ローとなる信号を出力
する拡張ボードを同時に装填する拡張スロットを持つ情
報処理装置において、 前記第１の拡張ボードがアクティブ・ローを出力してい
るとも、該アクティブ・ローの信号をアクティブ・ハイ
の信号に変換させる変換手段と、前記第１の拡張ボード
の変換されたアクティブ・ハイの信号と、もう一方の前
記第２の拡張ボードのアクティブ・ハイの信号とを論理
オフする手段とにより実現する。
［実施例］
第１図は本発明の実施例を示す回路図であり、ｌおよび
２は仕様ＡおよびＢの拡張ボード回路、３は拡張ボード
回路ｌが出力するアクティブ・ハイの信号がのる信号線
、４は拡張ボード回路２が出力するアクティブ・ローの
信号がのる信号線、５，６はプルアップ抵抗、７はパル
ス生成回路、８はＮＯＴ回路、１０はフリップフロップ
、１１はリセット信号線で、１６．１７はオーブンコレ
クタのＮＡＮＤ回路、１９はＣＰＵやメモリ、各種コン
トローラからなるＣＰＵ回路である。
２は仕様ＡおよびＢの拡張ボード回路、３は拡張ボード
回路ｌが出力するアクティブ・ハイの信号がのる信号線
、４は拡張ボード回路２が出力するアクティブ・ローの
信号がのる信号線、５，６はプルアップ抵抗、７はパル
ス生成回路、８はＮＯＴ回路、１０はフリップフロップ
、１１はリセット信号線で、１６．１７はオーブンコレ
クタのＮＡＮＤ回路、１９はＣＰＵやメモリ、各種コン
トローラからなるＣＰＵ回路である。
このような構成において、仕様Ｂの拡張ボード回路２が
アクティブ・ローの信号を信号線４に出力した場合に、
これを仕様Ａと同じアクティブ・ハイの信号に変換し、
ＣＰ Ｕ回路１９に入力される時について述べる。
アクティブ・ローの信号を信号線４に出力した場合に、
これを仕様Ａと同じアクティブ・ハイの信号に変換し、
ＣＰ Ｕ回路１９に入力される時について述べる。
第３図は第１図の各信号線の波形を示したものである。
仕様Ｂの拡張ボード回路２が（１）に示すような波形の
信号を出力したとすると、ＮＯＴ回路８を経た信号線１
５上の波形は（２）に示すものとなる。
信号を出力したとすると、ＮＯＴ回路８を経た信号線１
５上の波形は（２）に示すものとなる。
また、パルス生成回路７は信号線４の信号か立ち下がっ
た時にローレベルのパルスを発生するものとすると、そ
の出力信号の信号線９の波形は（３）となる。また、信
号線１１はリセット信号であり、このシステムを起動す
る際にある短い時間だけＬｏｗになり、その後はこのシ
ステムがリセットされない限りＨｉを保つ信号であるも
のとする。その場合フリップフロップ１０の出力の信号
線１２．１３はシステム起動時に、信号線１２はＬｏｗ
、信号線１３はＨｉにセットされ、信号線９のパルスが
入力されるよって波形（４）、（５）に示すようになる
。そしてＮＡＮＤ回路１６．１７の出力は、信号線１２
と１４の論理積の反転および信号線１３および１５の論
理積の反転であるから、（６）および（７）に示す波形
となる。ところがＮＡＮＤ回路１６．１７はオーブンコ
レクタであることから、信号！＃！ｉｇの信号の波形は
仕様Ａの拡張ボード回路１が信号線３に出力しない限り
（８）に示す波形となる。この時、仕様Ｂの拡張ボード
回路２が出力するアクティブ・ローの信号のアクティブ
な区間３２．３３はＣＰＵ回路１９に入力される信号＃
Ｒ１８においては（８）を見てわかるようにアクティブ
・ハイの信号のアクティブな区間３５．３６に変換され
ている。
た時にローレベルのパルスを発生するものとすると、そ
の出力信号の信号線９の波形は（３）となる。また、信
号線１１はリセット信号であり、このシステムを起動す
る際にある短い時間だけＬｏｗになり、その後はこのシ
ステムがリセットされない限りＨｉを保つ信号であるも
のとする。その場合フリップフロップ１０の出力の信号
線１２．１３はシステム起動時に、信号線１２はＬｏｗ
、信号線１３はＨｉにセットされ、信号線９のパルスが
入力されるよって波形（４）、（５）に示すようになる
。そしてＮＡＮＤ回路１６．１７の出力は、信号線１２
と１４の論理積の反転および信号線１３および１５の論
理積の反転であるから、（６）および（７）に示す波形
となる。ところがＮＡＮＤ回路１６．１７はオーブンコ
レクタであることから、信号！＃！ｉｇの信号の波形は
仕様Ａの拡張ボード回路１が信号線３に出力しない限り
（８）に示す波形となる。この時、仕様Ｂの拡張ボード
回路２が出力するアクティブ・ローの信号のアクティブ
な区間３２．３３はＣＰＵ回路１９に入力される信号＃
Ｒ１８においては（８）を見てわかるようにアクティブ
・ハイの信号のアクティブな区間３５．３６に変換され
ている。
また、仕様Ｂの拡張ボード回路２が信号をアクティブに
しないうち（３１の区間）は信号線１８の波形では３４
の区間で示されるようにＨｉ （オーブンコレクタ出力
）となっている。つまり、仕様Ｂの拡張ボード回路２が
信号ｖＡ４を出力しない場合は、ＮＡＮＤ回路１６．１
７の出力材ともにオーブンコレが信号線３に出力し、信
号線３のレベルをＨｉおよびＬ ｏ ｗにしても、その
ままＣＰＵ回路１９にＨｉおよびＬＯＷのレベルとして
入力させることができる。
しないうち（３１の区間）は信号線１８の波形では３４
の区間で示されるようにＨｉ （オーブンコレクタ出力
）となっている。つまり、仕様Ｂの拡張ボード回路２が
信号ｖＡ４を出力しない場合は、ＮＡＮＤ回路１６．１
７の出力材ともにオーブンコレが信号線３に出力し、信
号線３のレベルをＨｉおよびＬ ｏ ｗにしても、その
ままＣＰＵ回路１９にＨｉおよびＬＯＷのレベルとして
入力させることができる。
一方拡張ボード２が信号を出力すれば、パルス生成回路
７がフリップフロップ１０の出力を反転し、拡張ボード
２の信号がケートｉ６，１７を介し、てＣＰＬ丁回路１
９に伝わる。
７がフリップフロップ１０の出力を反転し、拡張ボード
２の信号がケートｉ６，１７を介し、てＣＰＬ丁回路１
９に伝わる。
また拡張ボード２からの信号によりパルス生成回路７を
介してフリップフロップ１０を再び反転させる。
介してフリップフロップ１０を再び反転させる。
さらにＣＰＵ回路１９によりフリップフロップ１０をリ
セットし、でも良い。例えばＣＰＵ１９により実行され
るプログラムにもとづいて信号線１１にリセット信号を
出力する。
セットし、でも良い。例えばＣＰＵ１９により実行され
るプログラムにもとづいて信号線１１にリセット信号を
出力する。
「発明の効果１
以上説明し、たように、複数の仕様の拡張スロットを持
つパーソナルコンピュータの場合、一方の仕様の拡張ボ
ード回路が存在し、かつアクティブ・ローの信号を出力
した時に限りアクティブ・ハイの信号に変換する機構を
設けることにより、その仕様の拡張ボードが存在し、な
いか、存在してもその信号を出力しない時には他方の仕
様の拡張ボート回路の出力するアクティブ・ハイの信号
を受けられるという効果がある。
つパーソナルコンピュータの場合、一方の仕様の拡張ボ
ード回路が存在し、かつアクティブ・ローの信号を出力
した時に限りアクティブ・ハイの信号に変換する機構を
設けることにより、その仕様の拡張ボードが存在し、な
いか、存在してもその信号を出力しない時には他方の仕
様の拡張ボート回路の出力するアクティブ・ハイの信号
を受けられるという効果がある。
第１図は本発明の実施例の回路図、
第２図は従来例の回路図、
第３図は本発明の実施例における各信号の波形を示す図
、 １は仕様Ａの拡張ホード回路、 ２は仕様Ｂの拡張ボート回路、 ３は仕様Ａの拡張ボード回路が出力するアクティブ・ハ
イの信号、 ４は仕様Ｂの拡張ボード回路が出力するアクティブ・ロ
ーの信号、 ５．６はプルアップ抵抗、 ７はパルス生成回路、 ８はＮＯＴ回路、 どり＋ＺＡ箸悉 ３七 イら
、 １は仕様Ａの拡張ホード回路、 ２は仕様Ｂの拡張ボート回路、 ３は仕様Ａの拡張ボード回路が出力するアクティブ・ハ
イの信号、 ４は仕様Ｂの拡張ボード回路が出力するアクティブ・ロ
ーの信号、 ５．６はプルアップ抵抗、 ７はパルス生成回路、 ８はＮＯＴ回路、 どり＋ＺＡ箸悉 ３七 イら
Claims (1)
- 【特許請求の範囲】 拡張ボードから出力される信号のうち、同一の意味であ
るが第１の拡張ボードではアクティブ・ハイ、第２の拡
張ボードではアクティブ・ローとなる信号を出力する拡
張ボードを同時に装填する拡張スロットを持つ情報処理
装置において、 前記第１の拡張ボードがアクティブ・ローを出力してい
るとも、該アクティブ・ローの信号をアクティブ・ハイ
の信号に変換させる変換手段と、前記第１の拡張ボード
の変換されたアクティブ・ハイの信号と、もう一方の前
記第２の拡張ボードのアクティブ・ハイの信号とを論理
オフする手段とを有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27121790A JPH04149656A (ja) | 1990-10-08 | 1990-10-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27121790A JPH04149656A (ja) | 1990-10-08 | 1990-10-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04149656A true JPH04149656A (ja) | 1992-05-22 |
Family
ID=17496982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27121790A Pending JPH04149656A (ja) | 1990-10-08 | 1990-10-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04149656A (ja) |
-
1990
- 1990-10-08 JP JP27121790A patent/JPH04149656A/ja active Pending
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