JPH04150335A - 回線編集回路 - Google Patents
回線編集回路Info
- Publication number
- JPH04150335A JPH04150335A JP27258390A JP27258390A JPH04150335A JP H04150335 A JPH04150335 A JP H04150335A JP 27258390 A JP27258390 A JP 27258390A JP 27258390 A JP27258390 A JP 27258390A JP H04150335 A JPH04150335 A JP H04150335A
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- Japan
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Links
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機や伝送装置における回線のタイムスロッ
トを入替える回線編集回路に関する。
トを入替える回線編集回路に関する。
従来のこの種の回線編集回路は、回線交換されるデータ
をシーケンシャルに書き込むデータメモリと、入力され
るアドレスデータに従ってデータメモリに書き込まれた
データをランタムに読み出すアドレスコントロールメモ
リと、回線未使用時に出力回線に送出されるアイドルパ
ターンを作成するアイドルパターンジェネレータと、回
線の使用・未使用に応じてデータメモリから読み出され
たデータあるいはアイドルパターンを選択して出力回線
に送出するセレクタとを有している。
をシーケンシャルに書き込むデータメモリと、入力され
るアドレスデータに従ってデータメモリに書き込まれた
データをランタムに読み出すアドレスコントロールメモ
リと、回線未使用時に出力回線に送出されるアイドルパ
ターンを作成するアイドルパターンジェネレータと、回
線の使用・未使用に応じてデータメモリから読み出され
たデータあるいはアイドルパターンを選択して出力回線
に送出するセレクタとを有している。
この回線編集回路は、アドレスコントロールメモリに予
めアドレスデータが設定されていることを前提としてお
り、この回路の電源投入時の様にアドレスが未設定時の
場合については特に考慮されていない。
めアドレスデータが設定されていることを前提としてお
り、この回路の電源投入時の様にアドレスが未設定時の
場合については特に考慮されていない。
この従来の回線編集回路では、アドレスコントロールメ
モリの全アドレスに対し、アイドル状態を設定する“初
期化“が必要であり、初期化されるまでは出力回線に不
定のデータが送出されてしまっていた。
モリの全アドレスに対し、アイドル状態を設定する“初
期化“が必要であり、初期化されるまでは出力回線に不
定のデータが送出されてしまっていた。
本発明の回線編集回路は、入力回線から入力されるデー
タをシーケンシャルに書き込むデータメモリと、入力さ
れるアドレスデータに従って前記データメモリに書き込
まれたデータをランダムに読み出すアドレスコントロー
ルメモリと、回線未使用時に出力回線に送出するアドレ
スパターンを作成するアドレスパターンジェネレータと
、前記データメモリの出力データあるいは前記アドレス
パターンジェネレータから出力される前記アイドルパタ
ーンのどちらかを回線の使用状態に応じて選択し前記出
力回線に送出するセレクタとを有する回線編集回路にお
いて、前記回線編集回路の電源投入時には前記セレクタ
に強制的に前記アイドルパターンを選択させるアイドル
パターン強制選択手段と、前記アドレスコントロールメ
モリがアドレス設定されると同時に前記セレクタの前記
アイドルパターンの強制選択を解除するアイドルパター
ン強制選択解除手段とを有する。
タをシーケンシャルに書き込むデータメモリと、入力さ
れるアドレスデータに従って前記データメモリに書き込
まれたデータをランダムに読み出すアドレスコントロー
ルメモリと、回線未使用時に出力回線に送出するアドレ
スパターンを作成するアドレスパターンジェネレータと
、前記データメモリの出力データあるいは前記アドレス
パターンジェネレータから出力される前記アイドルパタ
ーンのどちらかを回線の使用状態に応じて選択し前記出
力回線に送出するセレクタとを有する回線編集回路にお
いて、前記回線編集回路の電源投入時には前記セレクタ
に強制的に前記アイドルパターンを選択させるアイドル
パターン強制選択手段と、前記アドレスコントロールメ
モリがアドレス設定されると同時に前記セレクタの前記
アイドルパターンの強制選択を解除するアイドルパター
ン強制選択解除手段とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明による回線編集回路の一実施例のブロッ
ク図であり、第２図は動作説明に供されるタイムチャー
トである。第１図において１は入力回線から入力される
データをシーケンシャルに書き込むデータメモリ、２は
データメモリ１に書き込まれたデータの読み出しを入力
されるアドレスデータに従って制御するアドレスコント
ロールメモリ、４はアイドルパターンを作成するアイド
ルパターンジェネレータ、３はデータメモリ１の出力デ
ータあるいはアイドルパターンのどちらかを選択し出力
回線に送出するセレクタである。５は回線編集回路の電
源投入時にパワーオンリセット信号ａを出力するパワー
オンリセット回路である。セレクタ３は、Ｃ０ＮＴ入力
信号Ｃが０“の場合にはデータメモリ１の出力データを
送出し、Ｃ０ＮＴ入力信号Ｃがｌ″の場合にはアイドル
パターンジェネレータ４が出力するアイドルパターンを
送出する。
ク図であり、第２図は動作説明に供されるタイムチャー
トである。第１図において１は入力回線から入力される
データをシーケンシャルに書き込むデータメモリ、２は
データメモリ１に書き込まれたデータの読み出しを入力
されるアドレスデータに従って制御するアドレスコント
ロールメモリ、４はアイドルパターンを作成するアイド
ルパターンジェネレータ、３はデータメモリ１の出力デ
ータあるいはアイドルパターンのどちらかを選択し出力
回線に送出するセレクタである。５は回線編集回路の電
源投入時にパワーオンリセット信号ａを出力するパワー
オンリセット回路である。セレクタ３は、Ｃ０ＮＴ入力
信号Ｃが０“の場合にはデータメモリ１の出力データを
送出し、Ｃ０ＮＴ入力信号Ｃがｌ″の場合にはアイドル
パターンジェネレータ４が出力するアイドルパターンを
送出する。
次に、この回線編集回路の動作を説明する。まず、電源
入力時には前記パワーオンリセット回路５の出力するパ
ワーリセット信号ａがＩＩ Ｉ ＩＩとなる。すると、
パワーリセット信号ａを入力するセットリセットフリッ
プフロップ回路６の出力するフリッ出力口ツブ出力信号
すが′１″となる。この信号すはＯＲゲート７を通じて
Ｃ０ＮＴ信号Ｃとなり、セレクタ３に“１″が入力され
、セレクタ３より出力回線にアイドルパターンが強制的
に送出される。次にアドレスコントロールメモリ２のア
ドレスデータ設定が完了すると、アドレスコントロール
メモリロード完了信号ｄがセットリセットフリップフロ
ップ回路２にリセット端子に入力される。すると、セッ
トリセットフリップフロップ回路６の出力であるフリッ
プフロップ出力信号すが” ｏ ”となり、アドレスパ
ターンの強制選択が解除される。それ以後はアドレスコ
ントロールメモリ２からセレクタ３にＯＲ回路７を通し
て入力されるセレクト信号ｅに応じて、データメモリ１
の出力データあるいはアイドルパターンが選択され、出
力回線に送出される。つまり回線使用時にはパリティビ
ット（セレクト信号ｅ）は′０゛′であるのでセレクタ
３はデータメモリーの出力データ送出し、回線未使用時
にはパリティピット（セレクト信号ｅ）は°“１′°で
あるのでセレクタ３からはアイドルパターンが送出され
る。
入力時には前記パワーオンリセット回路５の出力するパ
ワーリセット信号ａがＩＩ Ｉ ＩＩとなる。すると、
パワーリセット信号ａを入力するセットリセットフリッ
プフロップ回路６の出力するフリッ出力口ツブ出力信号
すが′１″となる。この信号すはＯＲゲート７を通じて
Ｃ０ＮＴ信号Ｃとなり、セレクタ３に“１″が入力され
、セレクタ３より出力回線にアイドルパターンが強制的
に送出される。次にアドレスコントロールメモリ２のア
ドレスデータ設定が完了すると、アドレスコントロール
メモリロード完了信号ｄがセットリセットフリップフロ
ップ回路２にリセット端子に入力される。すると、セッ
トリセットフリップフロップ回路６の出力であるフリッ
プフロップ出力信号すが” ｏ ”となり、アドレスパ
ターンの強制選択が解除される。それ以後はアドレスコ
ントロールメモリ２からセレクタ３にＯＲ回路７を通し
て入力されるセレクト信号ｅに応じて、データメモリ１
の出力データあるいはアイドルパターンが選択され、出
力回線に送出される。つまり回線使用時にはパリティビ
ット（セレクト信号ｅ）は′０゛′であるのでセレクタ
３はデータメモリーの出力データ送出し、回線未使用時
にはパリティピット（セレクト信号ｅ）は°“１′°で
あるのでセレクタ３からはアイドルパターンが送出され
る。
〔発明の効果〕
以上説明したように本発明は、アドレスコントロールメ
モリがアドレス未設定の時には強制的にアイドルパター
ンを出力回線に送出する為、アドレスコントロールメモ
リが初期化されていなくても出力回線不定のデータが送
出されることがなくなるという効果を有する。
モリがアドレス未設定の時には強制的にアイドルパター
ンを出力回線に送出する為、アドレスコントロールメモ
リが初期化されていなくても出力回線不定のデータが送
出されることがなくなるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図は実施
例のタイムチャートである。 １・・・データメモリ、２・・・アドレスコントロール
メモリ、３・・・セレクタ、４・・・アイドルパタニン
ジェネレータ、５・・・パワーオンリセット回路、６・
・・セットリセットフリップフロップ回路、７・・・Ｏ
Ｒ回路。
例のタイムチャートである。 １・・・データメモリ、２・・・アドレスコントロール
メモリ、３・・・セレクタ、４・・・アイドルパタニン
ジェネレータ、５・・・パワーオンリセット回路、６・
・・セットリセットフリップフロップ回路、７・・・Ｏ
Ｒ回路。
Claims (1)
- 入力回線から入力されるデータをシーケンシャルに書き
込むデータメモリと、入力されるアドレスデータに従つ
て前記データメモリに書き込まれたデータをランダムに
読み出すアドレスコントロールメモリと、回線未使用時
に出力回線に送出するアドレスパターンを作成するアド
レスパターンジェネレータと、前記データメモリの出力
データあるいは前記アドレスパターンジェネレータから
出力される前記アイドルパターンのどちらかを回線の使
用状態に応じて選択し前記出力回線に送出するセレクタ
とを有する回線編集回路において、前記回線編集回路の
電源投入時には前記セレクタに強制的に前記アイドルパ
ターンを選択させるアイドルパターン強制選択手段と、
前記アドレスコントロールメモリがアドレス設定される
と同時に前記セレクタの前記アイドルパターンの強制選
択を解除するアイドルパターン強制選択解除手段とを有
することを特徴とする同線編集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27258390A JPH04150335A (ja) | 1990-10-11 | 1990-10-11 | 回線編集回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27258390A JPH04150335A (ja) | 1990-10-11 | 1990-10-11 | 回線編集回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150335A true JPH04150335A (ja) | 1992-05-22 |
Family
ID=17515944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27258390A Pending JPH04150335A (ja) | 1990-10-11 | 1990-10-11 | 回線編集回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150335A (ja) |
-
1990
- 1990-10-11 JP JP27258390A patent/JPH04150335A/ja active Pending
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