JPH04324191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04324191A JPH04324191A JP3094627A JP9462791A JPH04324191A JP H04324191 A JPH04324191 A JP H04324191A JP 3094627 A JP3094627 A JP 3094627A JP 9462791 A JP9462791 A JP 9462791A JP H04324191 A JPH04324191 A JP H04324191A
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- JP
- Japan
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- data
- memory cell
- cell section
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメインメモリセル部及びこのメインメモリセル部と
同期してデータの書込み，読出しを行うメモリセル部を
備えた半導体記憶装置に関する。
特にメインメモリセル部及びこのメインメモリセル部と
同期してデータの書込み，読出しを行うメモリセル部を
備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置として、
メインメモリセル部と同期してデータの読出しを行うメ
モリセル部が、パリティーデータメモリセル部である場
合の例を図４に示す。
メインメモリセル部と同期してデータの読出しを行うメ
モリセル部が、パリティーデータメモリセル部である場
合の例を図４に示す。
【０００３】この例は、アドレス選択回路３を介してア
ドレス信号Ａ０〜Ａｎにより指定されたアドレスから複
数ビットの第１のデータＤ０〜Ｄｍを読出し出力するメ
インメモリセル部１と、アドレス信号Ａ０〜Ａｎにより
指定されたアドレスから、メインメモリセル部１から読
出された第１のデータＤ０〜Ｄｍと対応するパリエィビ
ットデータＰを読出すパリティデータメモリセル部２と
、第１のデータＤ０〜Ｄｍ及びパリティビットデータＰ
をそれぞれ対応する端子Ｔｄ０〜Ｔｄｍ，Ｔｐを介して
外部へ出力する出力回路４，５を有する構成となってい
た。
ドレス信号Ａ０〜Ａｎにより指定されたアドレスから複
数ビットの第１のデータＤ０〜Ｄｍを読出し出力するメ
インメモリセル部１と、アドレス信号Ａ０〜Ａｎにより
指定されたアドレスから、メインメモリセル部１から読
出された第１のデータＤ０〜Ｄｍと対応するパリエィビ
ットデータＰを読出すパリティデータメモリセル部２と
、第１のデータＤ０〜Ｄｍ及びパリティビットデータＰ
をそれぞれ対応する端子Ｔｄ０〜Ｔｄｍ，Ｔｐを介して
外部へ出力する出力回路４，５を有する構成となってい
た。
【０００４】図５はこの例の動作を説明するための各部
信号のタイミング図である。
信号のタイミング図である。
【０００５】アドレス信号Ａ０〜Ａｎの現在のアドレス
の指定開始時点ｔ１から次のアドレスの指定開始時点ｔ
４までの期間Ｔがこの半導体記憶装置の１読出しサイク
ルとなる。この期間Ｔに、アドレス信号Ａ０〜Ａｎによ
り指定されたメインメモリセル部１及びパリティデータ
メモリセル部２のアドレスからデータが読出される。
の指定開始時点ｔ１から次のアドレスの指定開始時点ｔ
４までの期間Ｔがこの半導体記憶装置の１読出しサイク
ルとなる。この期間Ｔに、アドレス信号Ａ０〜Ａｎによ
り指定されたメインメモリセル部１及びパリティデータ
メモリセル部２のアドレスからデータが読出される。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、メインメモリセル部１から読出されたデー
タＤ０〜Ｄｍ、及びパリティデータメモリセル部２から
読出されたパリティビットデータＰをそれぞれ対応する
端子Ｔｄ０〜Ｔｄｍ，Ｔｐを介して外部へ出力する構成
となっているので、端子数が増大するという欠点があり
、また、この半導体記憶装置を使用したメモリカード等
においては、使用できる端子数に制限が設けられること
があるため、パリティ機能等を削除する等の方策が必要
となり、信頼度や機能を低下させなければならないとい
う問題点があった。
記憶装置は、メインメモリセル部１から読出されたデー
タＤ０〜Ｄｍ、及びパリティデータメモリセル部２から
読出されたパリティビットデータＰをそれぞれ対応する
端子Ｔｄ０〜Ｔｄｍ，Ｔｐを介して外部へ出力する構成
となっているので、端子数が増大するという欠点があり
、また、この半導体記憶装置を使用したメモリカード等
においては、使用できる端子数に制限が設けられること
があるため、パリティ機能等を削除する等の方策が必要
となり、信頼度や機能を低下させなければならないとい
う問題点があった。
【０００７】本発明の目的は、信頼度や機能を低下させ
ることなく端子数を低減することができる半導体記憶装
置を提供することにある。
ることなく端子数を低減することができる半導体記憶装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号により指定されたアドレスから複数ビ
ットの第１のデータを読出し出力するメインメモリセル
部と、前記アドレス信号により指定されたアドレスから
、前記メインメモリセル部から読出された第１のデータ
と対応する第２のデータを読出すメモリセル部と、前記
メインメモリセル部から読出されたデータの各ビットを
それぞれ対応して外部へ出力する複数の端子とを有する
半導体記憶装置において、前記アドレス信号の現在のア
ドレスの指定開始時点から次のアドレスの指定開始時点
までの期間内に、それぞれ所定の期間ずつ第１のレベル
及び第２のレベルとなる切換信号を出力する制御回路と
、前記切換信号のレベルに従って前記複数ビットの第１
のデータのうちの特定のビット及び前記第２のデータの
何れか一方を選択して前記第１のデータのうちの特定の
ビットと対応する端子へ出力するスイッチ回路とを設け
て構成される。
は、アドレス信号により指定されたアドレスから複数ビ
ットの第１のデータを読出し出力するメインメモリセル
部と、前記アドレス信号により指定されたアドレスから
、前記メインメモリセル部から読出された第１のデータ
と対応する第２のデータを読出すメモリセル部と、前記
メインメモリセル部から読出されたデータの各ビットを
それぞれ対応して外部へ出力する複数の端子とを有する
半導体記憶装置において、前記アドレス信号の現在のア
ドレスの指定開始時点から次のアドレスの指定開始時点
までの期間内に、それぞれ所定の期間ずつ第１のレベル
及び第２のレベルとなる切換信号を出力する制御回路と
、前記切換信号のレベルに従って前記複数ビットの第１
のデータのうちの特定のビット及び前記第２のデータの
何れか一方を選択して前記第１のデータのうちの特定の
ビットと対応する端子へ出力するスイッチ回路とを設け
て構成される。
【０００９】また、メインメモリセル部及びメモリセル
部が、アドレス信号により指定されたアドレスからの第
１及び第２のデータの読出し、及び前記アドレス信号に
より指定されたアドレスへのデータの書込みが可能であ
り、スイッチ回路が、切換信号のレベルに従って、複数
ビットの前記第１のデータのうち特定のビット及び前記
第２のデータの何れか一方を選択して前記第１のデータ
のうちの特定のビットを対応する端子へ出力すると共に
、前記特定のビットと対応する端子からのデータを前記
メインメモリセル部及びメモリセル部の何れか一方へ供
給する回路である構成を有している。
部が、アドレス信号により指定されたアドレスからの第
１及び第２のデータの読出し、及び前記アドレス信号に
より指定されたアドレスへのデータの書込みが可能であ
り、スイッチ回路が、切換信号のレベルに従って、複数
ビットの前記第１のデータのうち特定のビット及び前記
第２のデータの何れか一方を選択して前記第１のデータ
のうちの特定のビットを対応する端子へ出力すると共に
、前記特定のビットと対応する端子からのデータを前記
メインメモリセル部及びメモリセル部の何れか一方へ供
給する回路である構成を有している。
【００１０】
【実施例】次に本発明の実施例について説明する。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１２】この実施例が図４に示された従来の半導体
記憶装置と相違する点は、アドレス信号Ａ０〜Ａｎの現
在のアドレスの指定開始時点から次のアドレスの指定開
始時点までの期間内に、それぞれ所定の期間ずつ第１の
レベル（低レベル）及び第２のレベル（高レベル）とな
る切換信号ＳＣを出力するスイッチ制御回路６と、切換
信号ＳＣのレベルに従って複数ビットの第１のデータＤ
０〜Ｄｍのうちの特定のビットＤ０及びパリティビット
データＰの何れか一方を選択して特定のビットＤ０と対
応する端子Ｔｄ０へ出力するスイッチ回路７とを設けた
点にある。
記憶装置と相違する点は、アドレス信号Ａ０〜Ａｎの現
在のアドレスの指定開始時点から次のアドレスの指定開
始時点までの期間内に、それぞれ所定の期間ずつ第１の
レベル（低レベル）及び第２のレベル（高レベル）とな
る切換信号ＳＣを出力するスイッチ制御回路６と、切換
信号ＳＣのレベルに従って複数ビットの第１のデータＤ
０〜Ｄｍのうちの特定のビットＤ０及びパリティビット
データＰの何れか一方を選択して特定のビットＤ０と対
応する端子Ｔｄ０へ出力するスイッチ回路７とを設けた
点にある。
【００１３】次に、この実施例の動作について説明する
。図２はこの実施例の動作を説明するため各部信号のタ
イミング図である。
。図２はこの実施例の動作を説明するため各部信号のタ
イミング図である。
【００１４】アドレス信号Ａ０〜Ａｎの現在のアドレス
の指定開始時点ｔ１から次のアドレスの指定開始時点ｔ
４までの期間Ｔが１読見出しサイクルとなっており、こ
の期間Ｔ内に、切換信号ＳＣは低レベルの期間（ｔ３ま
での期間）と高レベルの期間（ｔ３以後の期間）とをも
つ。
の指定開始時点ｔ１から次のアドレスの指定開始時点ｔ
４までの期間Ｔが１読見出しサイクルとなっており、こ
の期間Ｔ内に、切換信号ＳＣは低レベルの期間（ｔ３ま
での期間）と高レベルの期間（ｔ３以後の期間）とをも
つ。
【００１５】切換信号ＳＣが低レベルの期間では、端子
Ｔｄ０にメインメモリセル部１からのデータＤ０が出力
され、高レベルの期間では、端子Ｔｄ０にパリティデー
タメモリセル部２からのパリティビットデータＰが出力
される。
Ｔｄ０にメインメモリセル部１からのデータＤ０が出力
され、高レベルの期間では、端子Ｔｄ０にパリティデー
タメモリセル部２からのパリティビットデータＰが出力
される。
【００１６】こうして、パリティ機能を削除したりデー
タの信頼度を低下させることなく、端子数を低減するこ
とができる。
タの信頼度を低下させることなく、端子数を低減するこ
とができる。
【００１７】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１８】この実施例は、読み，書き可能な汎用の２
つのメインメモリセル部１ａ，１ｂと、これらメインメ
モリセル部１ａ，１ｂと同期して読み，書き可能な１ビ
ットの汎用のサブメモリセル部８とを搭載したメモリカ
ードに本発明を適用したものである。基本的な動作及び
効果は第１の実施例と同様である。
つのメインメモリセル部１ａ，１ｂと、これらメインメ
モリセル部１ａ，１ｂと同期して読み，書き可能な１ビ
ットの汎用のサブメモリセル部８とを搭載したメモリカ
ードに本発明を適用したものである。基本的な動作及び
効果は第１の実施例と同様である。
【００１９】なお、これら実施例において、切換信号Ｓ
Ｃにより切換えるデータは１ビットとしたが、複数ビッ
トを切換えることもでき、この場合、そのビット数分だ
け端子数を低減することができる。
Ｃにより切換えるデータは１ビットとしたが、複数ビッ
トを切換えることもでき、この場合、そのビット数分だ
け端子数を低減することができる。
【００２０】
【発明の効果】以上説明したように本発明は、アドレス
信号の現在のアドレスの指定開始時点から次のアドレス
の指定開始時点までの期間内に所定の期間ずつ第１のレ
ベル，第２のレベルとなる切換信号を発生し、この切換
信号のレベルにより、メインメモリセル部の第１のデー
タの所定のビットとメモリセル部の第２のデータとを切
換えて１つの端子への供給及びこの端子からの伝達を行
う構成とすることにより、機能や信頼度を低下させるこ
となく端子数を低減することができる効果がある。
信号の現在のアドレスの指定開始時点から次のアドレス
の指定開始時点までの期間内に所定の期間ずつ第１のレ
ベル，第２のレベルとなる切換信号を発生し、この切換
信号のレベルにより、メインメモリセル部の第１のデー
タの所定のビットとメモリセル部の第２のデータとを切
換えて１つの端子への供給及びこの端子からの伝達を行
う構成とすることにより、機能や信頼度を低下させるこ
となく端子数を低減することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示すブロック図である
。
。
【図４】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図５】図４に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
１，１ａ，１ｂ メインメモリセル部２
パリティデータメモリセル部３ アドレス選択回
路 ４，５ 出力回路 ６ スイッチ制御回路 ７ スイッチ回路 ８ サブメモリセル部 ９ａ〜９ｃ 入出力回路
パリティデータメモリセル部３ アドレス選択回
路 ４，５ 出力回路 ６ スイッチ制御回路 ７ スイッチ回路 ８ サブメモリセル部 ９ａ〜９ｃ 入出力回路
Claims (2)
- 【請求項１】 アドレス信号により指定されたアドレ
スから複数ビットの第１のデータを読出し出力するメイ
ンメモリセル部と、前記アドレス信号により指定された
アドレスから、前記メインメモリセル部から読出された
第１のデータと対応する第２のデータを読出すメモリセ
ル部と、前記メインメモリセル部から読出されたデータ
の各ビットをそれぞれ対応して外部へ出力する複数の端
子とを有する半導体記憶装置において、前記アドレス信
号の現在のアドレスの指定開始時点から次のアドレスの
指定開始時点までの期間内に、それぞれ所定の期間ずつ
第１のレベル及び第２のレベルとなる切換信号を出力す
る制御回路と、前記切換信号のレベルに従って前記複数
ビットの第１のデータのうちの特定のビット及び前記第
２のデータの何れか一方を選択して前記第１のデータの
うちの特定のビットと対応する端子へ出力するスイッチ
回路とを設けたことを特徴とする半導体記憶装置。 - 【請求項２】 メインメモリセル部及びメモリセル部
が、アドレス信号により指定されたアドレスからの第１
及び第２のデータの読出し、及び前記アドレス信号によ
り指定されたアドレスへのデータの書込みが可能であり
、スイッチ回路が、切換信号のレベルに従って、複数ビ
ットの前記第１のデータのうち特定のビット及び前記第
２のデータの何れか一方を選択して前記第１のデータの
うちの特定のビットを対応する端子へ出力すると共に、
前記特定のビットと対応する端子からのデータを前記メ
インメモリセル部及びメモリセル部の何れか一方へ供給
する回路である請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094627A JPH04324191A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094627A JPH04324191A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324191A true JPH04324191A (ja) | 1992-11-13 |
Family
ID=14115501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094627A Pending JPH04324191A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324191A (ja) |
-
1991
- 1991-04-25 JP JP3094627A patent/JPH04324191A/ja active Pending
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