JPH04150418A - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH04150418A JPH04150418A JP2273597A JP27359790A JPH04150418A JP H04150418 A JPH04150418 A JP H04150418A JP 2273597 A JP2273597 A JP 2273597A JP 27359790 A JP27359790 A JP 27359790A JP H04150418 A JPH04150418 A JP H04150418A
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 8
- 238000007493 shaping process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000001228 spectrum Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
- H03M3/348—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases using return-to-zero signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、オーバーサンプリング技術及びノイズシェ
ービング（デルタシグマ変調）技術を利用したＤＡ変換
装置の改良に関するものである。
ービング（デルタシグマ変調）技術を利用したＤＡ変換
装置の改良に関するものである。
［発明の概要］
この発明は、オーバーサンプリングとノイズシェービン
グとを組合せたＤＡ変換装置において、周波数ｆ８を有
するシステムクロック信号をｆ５／４又はそれより低い
周波数に分周して分周クロック信号を形成すると共に、
この分周クロック信号の１周期内でシステムクロック信
号の１周期毎にノイズシェーパ出力の信号内容を検知す
る処理を分周クロ・ンク信号の１周期毎に繰返し、各検
知処理毎に検知された信号内容に対応するパルス幅、レ
ベル、パルス数又はパルス配置を有する被ろ波信号を発
生してローパスフィルタに通ずことにより低ノイズのア
ナログ出力が得られるようにしたものである。
グとを組合せたＤＡ変換装置において、周波数ｆ８を有
するシステムクロック信号をｆ５／４又はそれより低い
周波数に分周して分周クロック信号を形成すると共に、
この分周クロック信号の１周期内でシステムクロック信
号の１周期毎にノイズシェーパ出力の信号内容を検知す
る処理を分周クロ・ンク信号の１周期毎に繰返し、各検
知処理毎に検知された信号内容に対応するパルス幅、レ
ベル、パルス数又はパルス配置を有する被ろ波信号を発
生してローパスフィルタに通ずことにより低ノイズのア
ナログ出力が得られるようにしたものである。
［従来の技術］
従来、オーバーサンプリング技術及びノイズシェービン
グ技術を利用したＤＡ変換装置としては、第７図に例示
したものが提案されている。
グ技術を利用したＤＡ変換装置としては、第７図に例示
したものが提案されている。
第７図において、１０はマルチビットのディジタル入力
ＤＩをオーバーサンプリングするディジタルフィルタ、
１２はディジタルフィルタ１０からのマルチビットのデ
ィジタル信号Ａをデルタシグマ変調（微積分処理）する
ことによりビット数の低下したディジタル信号Ｂを送出
するノイズシェーパ（デルタシグマ変調器）、１４はノ
イズシェーパ１２からのディジタル信号Ｂを構成するパ
ルスを整形用クロック信号に応じて波形整形する波形整
形回路、１６は周波数ｆ８を有するシステムクロック信
号φ８を発生ずるクロック発生器、１８は回路１４カ）
らのパルス出力Ｃをろ波して入力ＤＩに対応したアナロ
グ出力ＡＯに変換するローパスフィルタ（ｔ、ｐＦ）で
ある。
ＤＩをオーバーサンプリングするディジタルフィルタ、
１２はディジタルフィルタ１０からのマルチビットのデ
ィジタル信号Ａをデルタシグマ変調（微積分処理）する
ことによりビット数の低下したディジタル信号Ｂを送出
するノイズシェーパ（デルタシグマ変調器）、１４はノ
イズシェーパ１２からのディジタル信号Ｂを構成するパ
ルスを整形用クロック信号に応じて波形整形する波形整
形回路、１６は周波数ｆ８を有するシステムクロック信
号φ８を発生ずるクロック発生器、１８は回路１４カ）
らのパルス出力Ｃをろ波して入力ＤＩに対応したアナロ
グ出力ＡＯに変換するローパスフィルタ（ｔ、ｐＦ）で
ある。
一点鎖線ＩＣで取囲んだ回路部は、モノリシック又はハ
イブリッド形式の集積回路として構成され、１パツケー
ジ内に配置されるもので、１６Ａはクロック発生器１Ｂ
に対して外付けされる水晶振動子である。場合によって
は、ディジタルフィルタｌＯ及びその関連部分（破線で
囲んだ部分）も含めて集積回路化が行なわれる。
イブリッド形式の集積回路として構成され、１パツケー
ジ内に配置されるもので、１６Ａはクロック発生器１Ｂ
に対して外付けされる水晶振動子である。場合によって
は、ディジタルフィルタｌＯ及びその関連部分（破線で
囲んだ部分）も含めて集積回路化が行なわれる。
ディジタル入力ＤＩは、−例として各サンプル毎に１６
ビツト（１ワード）のデータを含む波形データであり、
データ送付周波数は４４．１にＨｙ、である。また、シ
ステムクロック信号φ５の周波数は、１６．９Ｍ）Ｉｚ
であり、ディジタルフィルタｌＯからノイズシェーパ１
２へのデータ送付周波数ｆＩ、は、通常ｆｌｌ／２（例
えば８．４５ＭＨｚ ）である。
ビツト（１ワード）のデータを含む波形データであり、
データ送付周波数は４４．１にＨｙ、である。また、シ
ステムクロック信号φ５の周波数は、１６．９Ｍ）Ｉｚ
であり、ディジタルフィルタｌＯからノイズシェーパ１
２へのデータ送付周波数ｆＩ、は、通常ｆｌｌ／２（例
えば８．４５ＭＨｚ ）である。
ノイズシェーパ１２は、オーバーサンプリング周波数換
においてオーバーサンプリング周波数を下げるために設
けられたものである。ノイズシェーパ１２として１次又
は２次のノイズシェーパを用いた場合には、ノイズシェ
ーパ出力Ｂとしてパルス密度変訓（ピットストリーム）
出力が得られ、３次以上のノイズシェーパを用いた場合
には出力Ｂとしてパルス幅変調出力が得られる。
においてオーバーサンプリング周波数を下げるために設
けられたものである。ノイズシェーパ１２として１次又
は２次のノイズシェーパを用いた場合には、ノイズシェ
ーパ出力Ｂとしてパルス密度変訓（ピットストリーム）
出力が得られ、３次以上のノイズシェーパを用いた場合
には出力Ｂとしてパルス幅変調出力が得られる。
ノイズシェーパ１２では、ディジタル信号がビット数を
下げた表現に変換されるが、このような変換によって生
ずる誤差は、高い周波数領域はど大きくなる。すなわち
、第９図は、ノイズシェーパ１２の理想出力のパワース
ペクトラムを示すもので、ノイズシェーパ１２のシステ
ムクロック周波数ｆ１に鋭いビークＰ、をもつと共に、
ｆ、／２及びその近傍の周波数に最大のノイズパワーを
もつものである。このスペクトラム形状は、ｆ、。
下げた表現に変換されるが、このような変換によって生
ずる誤差は、高い周波数領域はど大きくなる。すなわち
、第９図は、ノイズシェーパ１２の理想出力のパワース
ペクトラムを示すもので、ノイズシェーパ１２のシステ
ムクロック周波数ｆ１に鋭いビークＰ、をもつと共に、
ｆ、／２及びその近傍の周波数に最大のノイズパワーを
もつものである。このスペクトラム形状は、ｆ、。
２ｆ、、３ｆ、・・・とｆ８毎に繰返すが、図示を省略
しである。また、理想状態を上回る白色ノイズについて
は、実際は存在するが、第９図には示してない。
しである。また、理想状態を上回る白色ノイズについて
は、実際は存在するが、第９図には示してない。
ノイズシェーパ出力Ｂには、ディジタル処理を受けた際
のゆらぎにより理想状態に話々のノイズが加わっている
ので、出力Ｂを直接Ｌ Ｐ Ｆ １８でアナログ出力に
変換するとノイズ成分により誤差が生ずる。そこで、ノ
イズシェーパ出力Ｂを波形整形回路１４でシステムクロ
ック信号φ８に基づいて波形整形してからＬ Ｐ Ｆ
１８に供給することによりノイズ成分による誤差を軽減
している。
のゆらぎにより理想状態に話々のノイズが加わっている
ので、出力Ｂを直接Ｌ Ｐ Ｆ １８でアナログ出力に
変換するとノイズ成分により誤差が生ずる。そこで、ノ
イズシェーパ出力Ｂを波形整形回路１４でシステムクロ
ック信号φ８に基づいて波形整形してからＬ Ｐ Ｆ
１８に供給することによりノイズ成分による誤差を軽減
している。
波形整形回路１４では、−例を第８図に示したようにし
て波形整形が行なわれる。すなわち、システムクロック
信号φ、に基づいて形成した整形用クロック信号と例え
ばＩ’１ｏｌｌＪを表わすノイズシェーパ出力ＢとをＡ
ＮＤ演算することにより波形整形が行なわれ、出力Ｂと
同様にｒｌｏｌｌＪを表わす波形整形出力Ｃが得られる
。
て波形整形が行なわれる。すなわち、システムクロック
信号φ、に基づいて形成した整形用クロック信号と例え
ばＩ’１ｏｌｌＪを表わすノイズシェーパ出力ＢとをＡ
ＮＤ演算することにより波形整形が行なわれ、出力Ｂと
同様にｒｌｏｌｌＪを表わす波形整形出力Ｃが得られる
。
［発明が解決しようとする課題］
上記した従来装置によると、入力信号レベルが小さい場
合、ノイズシェーパ出力ＢはｒｌｌｏｏＪの繰返しに近
くなるので、第９図でＰｏとして示すようにｆ５／２に
強い周波数成分が現われる。また、ｆ８／２及びその近
傍は、ノイズシェーパの内部処理に基づく周波数成分（
ノイズ）が大きい領域でもある。
合、ノイズシェーパ出力ＢはｒｌｌｏｏＪの繰返しに近
くなるので、第９図でＰｏとして示すようにｆ５／２に
強い周波数成分が現われる。また、ｆ８／２及びその近
傍は、ノイズシェーパの内部処理に基づく周波数成分（
ノイズ）が大きい領域でもある。
そこで、ｆ８／２及びその近傍領域の周波数成分がシス
テムクロック信号φ８にノイズとして漏れ込むようにな
る。このため、クロック発生器１６の出力のスペクトラ
ムを観測すると、本来ならば第１０図でＰ、として示す
ようにｆｌの周波数成分しか現われないものが、第１０
図に破線で示すようにｆ、／２及びその近傍の周波数成
分が現われる。
テムクロック信号φ８にノイズとして漏れ込むようにな
る。このため、クロック発生器１６の出力のスペクトラ
ムを観測すると、本来ならば第１０図でＰ、として示す
ようにｆｌの周波数成分しか現われないものが、第１０
図に破線で示すようにｆ、／２及びその近傍の周波数成
分が現われる。
ｆ８／２及びその近傍の周波数成分がシステムクロック
信号φ、にノイズとして漏れ込む現象は、ノイズシェー
パ１２への送付周波数ｆ、をｆ８／２とした場合にも生
ずる。この場合、ディジタルフィルタ１０から送付周波
数ｆ、＝ｆ、／２で送付されてくるディジタル信号Ａは
、入力端子ピンから空間を飛んでクロック発振端子（水
晶振動子１６Ａの接続端子）に入り、この結果としてク
ロック出力には第１Ｏ図に示したのと同様にｆ８／２及
びその近傍の周波数成分がノイズとして混入するように
なる。
信号φ、にノイズとして漏れ込む現象は、ノイズシェー
パ１２への送付周波数ｆ、をｆ８／２とした場合にも生
ずる。この場合、ディジタルフィルタ１０から送付周波
数ｆ、＝ｆ、／２で送付されてくるディジタル信号Ａは
、入力端子ピンから空間を飛んでクロック発振端子（水
晶振動子１６Ａの接続端子）に入り、この結果としてク
ロック出力には第１Ｏ図に示したのと同様にｆ８／２及
びその近傍の周波数成分がノイズとして混入するように
なる。
前述したＡＮＤ演算による波形整形にあっては、ノイズ
シェーパ出力Ｂとシステムクロック信号φ８とで実質的
に掛算が行なわれ、各々の周波数の和と差の周波数にノ
イズが折り返される。すなわち、第９図のｆ８／２及び
その近傍の周波数成分（ノイズ）と第１０図のｆ、／２
及びその近傍の周波数成分（ノイズ）との掛算により折
り返しノイズが生ずるが、特に差の周波数に対応した折
り返しノイズが第９図に示す可聴周波数帯域Ｒに発生し
、この帯域ＲでのＳ／Ｎ比を悪化させていた。
シェーパ出力Ｂとシステムクロック信号φ８とで実質的
に掛算が行なわれ、各々の周波数の和と差の周波数にノ
イズが折り返される。すなわち、第９図のｆ８／２及び
その近傍の周波数成分（ノイズ）と第１０図のｆ、／２
及びその近傍の周波数成分（ノイズ）との掛算により折
り返しノイズが生ずるが、特に差の周波数に対応した折
り返しノイズが第９図に示す可聴周波数帯域Ｒに発生し
、この帯域ＲでのＳ／Ｎ比を悪化させていた。
この発明の目的は、折り返しノイズを防止してＳ／Ｎ比
を向上させた新規なオーバーサンプリング型ＤＡ変換装
置を提供することにある。
を向上させた新規なオーバーサンプリング型ＤＡ変換装
置を提供することにある。
［評題を解決するための手段］
この発明によるＤＡ変換装置は、
（ａ）ｆ、なる周波数を有するシステムクロック信号を
発生する手段と、 （ｂ）前記システムクロック信号をｆ、／４又はそれよ
り他い周波数に分周して分周クロック信号を送出する分
周手段と、 （ｃ）オーバーサンプリングされたマルチビットのディ
ジタル入力を前記システムクロック信号に基づいてデル
タシグマ変調することによりビット数の低下したディジ
タル信号を送出するノイズシェーパと、 （ｄ）前記分周クロック信号の１周期内において前記シ
ステムクロック信号の１周期毎に前記ノイズシェーパか
らのディジタル信号の信号内容を検知する処理を前記分
周クロック信号の１周期に対応する検知周期で反復的に
実行し、各検知周期毎に検知された信号内容に対応する
パルス幅、レベル、パルス数又はパルス配置を有する被
る波信号を発生する信号発生手段と、 （ｅ）この信号発生手段からの被ろ波信号をろ波して前
記ディジタル入力に対応したアナログ出力を送出するフ
ィルタと をそなえたものである。
発生する手段と、 （ｂ）前記システムクロック信号をｆ、／４又はそれよ
り他い周波数に分周して分周クロック信号を送出する分
周手段と、 （ｃ）オーバーサンプリングされたマルチビットのディ
ジタル入力を前記システムクロック信号に基づいてデル
タシグマ変調することによりビット数の低下したディジ
タル信号を送出するノイズシェーパと、 （ｄ）前記分周クロック信号の１周期内において前記シ
ステムクロック信号の１周期毎に前記ノイズシェーパか
らのディジタル信号の信号内容を検知する処理を前記分
周クロック信号の１周期に対応する検知周期で反復的に
実行し、各検知周期毎に検知された信号内容に対応する
パルス幅、レベル、パルス数又はパルス配置を有する被
る波信号を発生する信号発生手段と、 （ｅ）この信号発生手段からの被ろ波信号をろ波して前
記ディジタル入力に対応したアナログ出力を送出するフ
ィルタと をそなえたものである。
［作用］
この発明の構成によれば、周波数ｆ、を有するシステム
クロック信号をｆ、／４又はそれより低い周波数に分周
することにより分周クロック信号が形成され、この分周
クロック信号を用いてノイズシェーパ出力の信号内容が
検知される。
クロック信号をｆ、／４又はそれより低い周波数に分周
することにより分周クロック信号が形成され、この分周
クロック信号を用いてノイズシェーパ出力の信号内容が
検知される。
ここで、ｆ１／４又はそれより低い周波数の分周クロッ
ク信号は、漏れ込みノイズが除去されたものである。す
なわち、ノイズシェーパの内部処理に基づくノイズも、
ノイズシェーパへのデータ送付に基づくノイズも前述の
ようにｆ８／２及びその近傍の周波数でシステムクロッ
ク信号に澗れ込んでいるが、これは周波数ｆ、のシステ
ムクロック信号にクロックパルス１つおきにノイズが入
っていることを示す。そこで、第２図に示すように周波
数ｆｓのシステムクロック信号φ１を分周してｆ、／２
にすると、得られる分周クロック信号φ１のノイズはや
や減り、さらにこの分周クロック信号φ１を分周してｆ
、／４にすると、得られる分周クロック信号φ２はｆ１
／４の周波数成分だけとなり、漏れ込みノイズはすべて
除去される。また、分周クロック信号φ２を分周してｆ
、／８にした信号φ、も淵れ込みノイズを含まないもの
である。このように漏れ込みノイズのない分周クロック
信号を用いて信号内容検知を行なうと、検知８カにｆｓ
／２及びその近傍の周波数のノイズが混入するのを防止
することができる。
ク信号は、漏れ込みノイズが除去されたものである。す
なわち、ノイズシェーパの内部処理に基づくノイズも、
ノイズシェーパへのデータ送付に基づくノイズも前述の
ようにｆ８／２及びその近傍の周波数でシステムクロッ
ク信号に澗れ込んでいるが、これは周波数ｆ、のシステ
ムクロック信号にクロックパルス１つおきにノイズが入
っていることを示す。そこで、第２図に示すように周波
数ｆｓのシステムクロック信号φ１を分周してｆ、／２
にすると、得られる分周クロック信号φ１のノイズはや
や減り、さらにこの分周クロック信号φ１を分周してｆ
、／４にすると、得られる分周クロック信号φ２はｆ１
／４の周波数成分だけとなり、漏れ込みノイズはすべて
除去される。また、分周クロック信号φ２を分周してｆ
、／８にした信号φ、も淵れ込みノイズを含まないもの
である。このように漏れ込みノイズのない分周クロック
信号を用いて信号内容検知を行なうと、検知８カにｆｓ
／２及びその近傍の周波数のノイズが混入するのを防止
することができる。
その上、この発明では、分周クロック信号の１周期毎に
検知された信号内容に対応するパルス幅、レベル、パル
ス数又はパルス配置の被ろ波信号を新たに発生してフィ
ルタに通すようにしているので、従来のように波形整形
に基づく折り返しノイズが生ずることがなく、被ろ波信
号に含まれるノイズを大幅に低減することができる。
検知された信号内容に対応するパルス幅、レベル、パル
ス数又はパルス配置の被ろ波信号を新たに発生してフィ
ルタに通すようにしているので、従来のように波形整形
に基づく折り返しノイズが生ずることがなく、被ろ波信
号に含まれるノイズを大幅に低減することができる。
［実施例］
第１図は、この発明の一実施例によるオーバーサンプリ
ング型ＤＡ変換装置を示すもので、第７図と同様の部分
には同様の符号を付して詳細な説明を省略する。
ング型ＤＡ変換装置を示すもので、第７図と同様の部分
には同様の符号を付して詳細な説明を省略する。
第１図の装置が第７図のものと異なるところは、波形整
形回路１４の代りに被ろ波信号発生回路２０を設けたこ
とである。
形回路１４の代りに被ろ波信号発生回路２０を設けたこ
とである。
被ろ波信号発生回路２０では、第２図に示すように周波
数ｆ、のシステムクロック信号φ、を分周してｆｓ／４
なる周波数を有する分周クロック信号φ２が形成される
。この分周クロック信号φ２は、前述したように漏れ込
みノイズがないものであり、これに基づいてノイズシェ
ーパ出力Ｂの信号内容検知が行なわれる。信号内容検知
は、分周クロック信号φ２の１周期（４／ｆ、）内にお
いてシステムクロック信号φ、の１周期（１／ｆ、）毎
にノイズシェーパ出力Ｂの信号内容（例えば１又は０）
を検知する処理であり、この処理は分周クロック信号φ
２の１周期に対応する検知周期で反復的に実行される。
数ｆ、のシステムクロック信号φ、を分周してｆｓ／４
なる周波数を有する分周クロック信号φ２が形成される
。この分周クロック信号φ２は、前述したように漏れ込
みノイズがないものであり、これに基づいてノイズシェ
ーパ出力Ｂの信号内容検知が行なわれる。信号内容検知
は、分周クロック信号φ２の１周期（４／ｆ、）内にお
いてシステムクロック信号φ、の１周期（１／ｆ、）毎
にノイズシェーパ出力Ｂの信号内容（例えば１又は０）
を検知する処理であり、この処理は分周クロック信号φ
２の１周期に対応する検知周期で反復的に実行される。
そして、各検知周期毎に検知された信号内容（例えばｒ
ｚｏｚ’）に対応するパルス幅を有する被ろ波信号ＣＯ
が発生され、ＬＰＦ１８に供給される。
ｚｏｚ’）に対応するパルス幅を有する被ろ波信号ＣＯ
が発生され、ＬＰＦ１８に供給される。
この結果、Ｌ Ｐ Ｆ １８からは、ディジタル入力Ｄ
Ｉに対応したアナログ出力ＡＯが得られる。なお、被ろ
波信号Ｃ○は、検知された信号内容に対応するレベル又
はパルス数を有するものであってもよい。
Ｉに対応したアナログ出力ＡＯが得られる。なお、被ろ
波信号Ｃ○は、検知された信号内容に対応するレベル又
はパルス数を有するものであってもよい。
第３図は、被る波信号発生回路２０の一構成例を示すも
ので、この例では、検知された信号内容に対応するパル
ス幅を有する被ろ波信号を発生するようにしている。
ので、この例では、検知された信号内容に対応するパル
ス幅を有する被ろ波信号を発生するようにしている。
ＡＮＤゲート３０は、第４図φ、に示すような周波数ｆ
、のシステムクロック信号φ１と、第４図Ｂに示すよう
なノイズシェーパ出力Ｂとを入力とするもので、第４図
ＣＫに示すような出力を３ビツトカウンタ３２に被計数
入力ＣＫとして供給する。カウンタ３２は、被計数入力
ＣＫのパルスを計数してｂａ （ＭＳＢ）〜ｂ０ （
ＬＳＢ）の３ビツトの並列出力を送出するもので、ノイ
ズシェーパ出力Ｂの信号内容が第４図に例示するように
１１０１であったときはｂ２＝Ｏ。
、のシステムクロック信号φ１と、第４図Ｂに示すよう
なノイズシェーパ出力Ｂとを入力とするもので、第４図
ＣＫに示すような出力を３ビツトカウンタ３２に被計数
入力ＣＫとして供給する。カウンタ３２は、被計数入力
ＣＫのパルスを計数してｂａ （ＭＳＢ）〜ｂ０ （
ＬＳＢ）の３ビツトの並列出力を送出するもので、ノイ
ズシェーパ出力Ｂの信号内容が第４図に例示するように
１１０１であったときはｂ２＝Ｏ。
ｂ、＝１．ｂｏ＝１なる出力を生ずる。
分周器３４は、システムクロック信号φ、を分周して第
４図φ２１に示すように周波数ｆ、／４の分周クロック
信号φ２．を発生するものである。分周クロック信号φ
２．は、微分回路３６により立上り微分され、第４図Ｄ
Ｏに示すような微分出力ＤＯに変換される。微分出力Ｄ
Ｏは、ロード信号ＬＤとしてラッチ回路４０に供給され
、これに応じてラッチ回路４０にはカウンタ３２の出力
ｂ２〜ｂｏがロードされる。微分出力Ｄｏは、遅延回路
３８で微少時間遅延されることにより第４図ＣＬＲに示
すようなりリア信号ＣＬＲとしてカウンタ３２に供給さ
れ、これに応じてカウンタ３２はクリアされる。カウン
タ３２は、クリアされた後、次の４／ｆ、相当の期間に
ついてパルス計数を開始する。
４図φ２１に示すように周波数ｆ、／４の分周クロック
信号φ２．を発生するものである。分周クロック信号φ
２．は、微分回路３６により立上り微分され、第４図Ｄ
Ｏに示すような微分出力ＤＯに変換される。微分出力Ｄ
Ｏは、ロード信号ＬＤとしてラッチ回路４０に供給され
、これに応じてラッチ回路４０にはカウンタ３２の出力
ｂ２〜ｂｏがロードされる。微分出力Ｄｏは、遅延回路
３８で微少時間遅延されることにより第４図ＣＬＲに示
すようなりリア信号ＣＬＲとしてカウンタ３２に供給さ
れ、これに応じてカウンタ３２はクリアされる。カウン
タ３２は、クリアされた後、次の４／ｆ、相当の期間に
ついてパルス計数を開始する。
デコーダ４２は、ラッチ回路４０の３ビット並列出力を
デコードするもので、カウンタ３２のカウント値Ｏ〜４
に対応した５本の出力ラインを有する。
デコードするもので、カウンタ３２のカウント値Ｏ〜４
に対応した５本の出力ラインを有する。
カウント値０に対応する出力ラインはどこにも接続され
ない。カウント値１〜４に対応する出力ラインは、微分
回路４４中の第１〜第４の微分器の入内端に接続される
。
ない。カウント値１〜４に対応する出力ラインは、微分
回路４４中の第１〜第４の微分器の入内端に接続される
。
ワンショット回路４６ａ〜４６ｄは、それぞれ微分回路
４４中の第１〜第４の微分器の出力Ｄ１〜Ｄ４に応じて
互いにパルス幅を異にするパルス信号Ｐ１〜Ｐ４を発生
するもので、信号Ｐ１．Ｐ２゜Ｐ３．Ｐ４はそれぞれ１
／ｆ、、２／ｆ。
４４中の第１〜第４の微分器の出力Ｄ１〜Ｄ４に応じて
互いにパルス幅を異にするパルス信号Ｐ１〜Ｐ４を発生
するもので、信号Ｐ１．Ｐ２゜Ｐ３．Ｐ４はそれぞれ１
／ｆ、、２／ｆ。
３／ｆ、、４／ｆ、に相当するパルス幅を有する。
オア回路４８は、パルス信号Ｐ１〜Ｐ４のいずれかを被
ろ波信号ＣＯとして送出する。−例として、カウンタ３
２の出力ｒｏ１１Ｊがラッチ回路４０にロードされた場
合には、デコーダ４２においてカウント値３に対応した
出力ラインの信号が“１゛となり、これに応じて微分回
路４４が微分出力Ｄ３を送出する。この微分出力Ｄ３は
、ワンショット回路４６ｃをトリガするので、回路４６
ｃからは３／ｆ、相当のパルス幅を有するパルス信号Ｐ
３が発生され、オア回路４８を介して被ろ波信号ＣＯと
して送出される。この信号ＣＯのパルス幅は、４／ｆ、
相当の期間内に検知したパルスの数に対応する。
ろ波信号ＣＯとして送出する。−例として、カウンタ３
２の出力ｒｏ１１Ｊがラッチ回路４０にロードされた場
合には、デコーダ４２においてカウント値３に対応した
出力ラインの信号が“１゛となり、これに応じて微分回
路４４が微分出力Ｄ３を送出する。この微分出力Ｄ３は
、ワンショット回路４６ｃをトリガするので、回路４６
ｃからは３／ｆ、相当のパルス幅を有するパルス信号Ｐ
３が発生され、オア回路４８を介して被ろ波信号ＣＯと
して送出される。この信号ＣＯのパルス幅は、４／ｆ、
相当の期間内に検知したパルスの数に対応する。
第５図は、被る波信号発生回路２０の他の構成例を示す
もので、この例では、検知された信号内容に対応するレ
ベルを有する被ろ波信号を発生するようにしている。
もので、この例では、検知された信号内容に対応するレ
ベルを有する被ろ波信号を発生するようにしている。
２ビツトカウンタ５０は、第６図φ、に示すように周波
数ｆ、を有するシステムクロック信号φ。
数ｆ、を有するシステムクロック信号φ。
を被計数入力ＣＫとして受取るもので、２ビツトの並列
出力をデコーダ５２に供給するようになっている。デコ
ーダ５２は、カウンタ５０のカウント値０〜３に対応し
た４本の出力ラインを有し、カウント値０に対応する出
力ラインからは第６図φ２２に示すように周波数ｆ、／
４を有する分周クロック信号φ２２が送出され、ＡＮＤ
ゲート５４ａに供給される。カウント値１，２．３に対
応する出力ラインからは、分周クロック信号φ２２をそ
れぞれ１／ｆ、、２／ｆ、、３／ｆ、に相当する時間遅
らせた形の信号が送臼され、それぞれＡＮＤゲート５４
ｂ、５４ｃ、５４ｄに供給される。
出力をデコーダ５２に供給するようになっている。デコ
ーダ５２は、カウンタ５０のカウント値０〜３に対応し
た４本の出力ラインを有し、カウント値０に対応する出
力ラインからは第６図φ２２に示すように周波数ｆ、／
４を有する分周クロック信号φ２２が送出され、ＡＮＤ
ゲート５４ａに供給される。カウント値１，２．３に対
応する出力ラインからは、分周クロック信号φ２２をそ
れぞれ１／ｆ、、２／ｆ、、３／ｆ、に相当する時間遅
らせた形の信号が送臼され、それぞれＡＮＤゲート５４
ｂ、５４ｃ、５４ｄに供給される。
ＡＮＤゲート５４ａ 〜５４ｄには、第６図Ｂに示すよ
うなノイズシェーパ出力Ｂも供給される。このため、Ａ
ＮＤゲート５４ａ〜５４ｄでは、４／ｆ。
うなノイズシェーパ出力Ｂも供給される。このため、Ａ
ＮＤゲート５４ａ〜５４ｄでは、４／ｆ。
相当の期間内で１／ｆ１相当の期間毎にノイズシェーパ
出力Ｂの信号内容が検知され、このような検知処理が４
／ｆ１１に相当する周期で反復的に実行される。−例と
して、ノイズシェーパ出力Ｂが第６図に示すようにｒｌ
ｌｏＩＪであったときは、ＡＮＤゲート５４ａ〜５４ｄ
からは第６図Ｔ１〜Ｔ４に示すような出力信号Ｔ、〜Ｔ
４が送出され、それぞれワンショット回路５［ｉａ〜５
６ｄにトリガ入力として供給される。
出力Ｂの信号内容が検知され、このような検知処理が４
／ｆ１１に相当する周期で反復的に実行される。−例と
して、ノイズシェーパ出力Ｂが第６図に示すようにｒｌ
ｌｏＩＪであったときは、ＡＮＤゲート５４ａ〜５４ｄ
からは第６図Ｔ１〜Ｔ４に示すような出力信号Ｔ、〜Ｔ
４が送出され、それぞれワンショット回路５［ｉａ〜５
６ｄにトリガ入力として供給される。
ワンショット回路５６ａ〜５６ｄは、いずれもトリガ入
力に応じて４／ｆ、相当のパルス幅を有するパルス信号
３１〜Ｓ４を発生するものである。パルス信号３１〜Ｓ
４は、アナログ加算回路５８で加算され、被ろ波信号Ｃ
Ｏとして送出される。前述例のようにＡＮＤゲート５４
ａ〜５４ｄから第６図に示すような出力信号Ｔ１〜Ｔ、
が送出されたときは、ワンショット回路５［１ａ〜５［
１ｄからは第６図Ｓ、〜Ｓ４に示すようなパルス信号Ｓ
、〜Ｓ４が送出され、アナログ加算回路５８に供給され
る。そして、アナログ加算回路５８からは、第６図ＣＯ
に示すような階段波状の被ろ波信号ＣＯが送出される。
力に応じて４／ｆ、相当のパルス幅を有するパルス信号
３１〜Ｓ４を発生するものである。パルス信号３１〜Ｓ
４は、アナログ加算回路５８で加算され、被ろ波信号Ｃ
Ｏとして送出される。前述例のようにＡＮＤゲート５４
ａ〜５４ｄから第６図に示すような出力信号Ｔ１〜Ｔ、
が送出されたときは、ワンショット回路５［１ａ〜５［
１ｄからは第６図Ｓ、〜Ｓ４に示すようなパルス信号Ｓ
、〜Ｓ４が送出され、アナログ加算回路５８に供給され
る。そして、アナログ加算回路５８からは、第６図ＣＯ
に示すような階段波状の被ろ波信号ＣＯが送出される。
この信号ＣＯのレベルは、４／ｆ、相当の期間内に検知
したパルスの数に対応する。
したパルスの数に対応する。
上記した第５図の回路にあっては、パルス信号８１〜Ｓ
４のパルス幅を４／ｆ、に相当するように定めたが、こ
れは、４／ｆ３より狭くしてもよい。信号Ｓ、〜Ｓ４の
パルス幅を１／ｆ、より狭くしたときはアナログ加算回
路５８をオア回路に置換することにより４／ｆ、相当の
期間内に検知したパルスの数に対応したパルス数を有す
る被ろ波信号を得ることができる。また、パルス信号３
１〜Ｓ４のパルス幅を１／ｆ１相当のものとし且つアナ
ログ加算回路５８をオア回路に置換すると、例えば第６
図Ｂに示すようなノイズシェーパ出力と同様のパルス配
置を有するパルス信号を得ることができる。
４のパルス幅を４／ｆ、に相当するように定めたが、こ
れは、４／ｆ３より狭くしてもよい。信号Ｓ、〜Ｓ４の
パルス幅を１／ｆ、より狭くしたときはアナログ加算回
路５８をオア回路に置換することにより４／ｆ、相当の
期間内に検知したパルスの数に対応したパルス数を有す
る被ろ波信号を得ることができる。また、パルス信号３
１〜Ｓ４のパルス幅を１／ｆ１相当のものとし且つアナ
ログ加算回路５８をオア回路に置換すると、例えば第６
図Ｂに示すようなノイズシェーパ出力と同様のパルス配
置を有するパルス信号を得ることができる。
［発明の効果］
以上のように、この発明によれば、ｆ、／４又はそれよ
り低い周波数の分周クロック信号を用いてノイズシェー
パ出力の信号内容を検知すると共に分周クロック信号の
１周期毎に検知した信号内容に対応したパルス幅、レベ
ル、パルス数又はパルス配置を有する被ろ波信号を新た
に発生してフィルタに通ずようにしたので、被ろ波信号
のノイズが大幅に低減され、Ｓ／Ｎ比の顕著な改善が可
能となる効果が得られるものである。
り低い周波数の分周クロック信号を用いてノイズシェー
パ出力の信号内容を検知すると共に分周クロック信号の
１周期毎に検知した信号内容に対応したパルス幅、レベ
ル、パルス数又はパルス配置を有する被ろ波信号を新た
に発生してフィルタに通ずようにしたので、被ろ波信号
のノイズが大幅に低減され、Ｓ／Ｎ比の顕著な改善が可
能となる効果が得られるものである。
第１図は、この発明の一実施例によるＤＡ変換装置を示
すブロック図、 第２図は、システムクロック信号φ３の分周波形を示す
波形図、 第３図は、被ろ波信号発生回路２０の一構成例を示す回
路図、 第４図は、第３図の回路の動作波形を示す波形図、 第５図は、被ろ波信号発生回路２０の他の構成例を示す
回路図、 第６図は、第５図の回路の動作波形を示す波形図、 第７図は、従来のＤＡ変換装置を示すブロック図、 第８図は、波形整形回路１４の動作波形を示す波形図、 第９図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフ、 第１０図は、クロック出力のパワースペクトラムを示す
グラフである。 １０・・・ディジタルフィルタ、１２・・・ノイズシェ
ーパ、１６・・・クロック発生器、１８・・・ローパス
フィルタ、２０・・・被ろ波信号発生回路、３０．５４
ａ〜５４ｄ・・・ＡＮＤゲート、３２．５０・・・カウ
ンタ、３４・・・分周器、３６、４４・・・微分回路、
３８・・・遅延回路、４ｏ・・・ラッチ回路、４２．５
２・・・デコーダ、４６ａ 〜４６ｄ 、 ５［ａ 〜
５６ｄ・・・ワンショット回路、４８・・・オア回路、
５８・・・アナログ加算回路。 出願人 ヤ マ ハ 株 式 会 社代理人 弁理
士 伊 沢 歌 昭 ゲ の
すブロック図、 第２図は、システムクロック信号φ３の分周波形を示す
波形図、 第３図は、被ろ波信号発生回路２０の一構成例を示す回
路図、 第４図は、第３図の回路の動作波形を示す波形図、 第５図は、被ろ波信号発生回路２０の他の構成例を示す
回路図、 第６図は、第５図の回路の動作波形を示す波形図、 第７図は、従来のＤＡ変換装置を示すブロック図、 第８図は、波形整形回路１４の動作波形を示す波形図、 第９図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフ、 第１０図は、クロック出力のパワースペクトラムを示す
グラフである。 １０・・・ディジタルフィルタ、１２・・・ノイズシェ
ーパ、１６・・・クロック発生器、１８・・・ローパス
フィルタ、２０・・・被ろ波信号発生回路、３０．５４
ａ〜５４ｄ・・・ＡＮＤゲート、３２．５０・・・カウ
ンタ、３４・・・分周器、３６、４４・・・微分回路、
３８・・・遅延回路、４ｏ・・・ラッチ回路、４２．５
２・・・デコーダ、４６ａ 〜４６ｄ 、 ５［ａ 〜
５６ｄ・・・ワンショット回路、４８・・・オア回路、
５８・・・アナログ加算回路。 出願人 ヤ マ ハ 株 式 会 社代理人 弁理
士 伊 沢 歌 昭 ゲ の
Claims (1)
- 【特許請求の範囲】 （ａ）ｆ＿ｓなる周波数を有するシステムクロック信号
を発生する手段と、 （ｂ）前記システムクロック信号をｆ＿ｓ／４又はそれ
より低い周波数に分周して分周クロック信号を送出する
分周手段と、 （ｃ）オーバーサンプリングされたマルチビットのディ
ジタル入力を前記システムクロック信号に基づいてデル
タシグマ変調することによりビット数の低下したディジ
タル信号を送出するノイズシェーパと、 （ｄ）前記分周クロック信号の１周期内において前記シ
ステムクロック信号の１周期毎に前記ノイズシェーパか
らのディジタル信号の信号内容を検知する処理を前記分
周クロック信号の１周期に対応する検知周期で反復的に
実行し、各検知周期毎に検知された信号内容に対応する
パルス幅、レベル、パルス数又はパルス配置を有する被
ろ波信号を発生する信号発生手段と、 （ｅ）この信号発生手段からの被ろ波信号をろ波して前
記ディジタル入力に対応したアナログ出力を送出するフ
ィルタと をそなえたＤＡ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273597A JPH07118652B2 (ja) | 1990-10-12 | 1990-10-12 | Ｄａ変換装置 |
| US07/777,754 US5245345A (en) | 1990-10-12 | 1991-10-11 | Digital-to-analog converter with delta-sigma modulation |
| TW080108130A TW200619B (ja) | 1990-10-12 | 1991-10-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273597A JPH07118652B2 (ja) | 1990-10-12 | 1990-10-12 | Ｄａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150418A true JPH04150418A (ja) | 1992-05-22 |
| JPH07118652B2 JPH07118652B2 (ja) | 1995-12-18 |
Family
ID=17529996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273597A Expired - Lifetime JPH07118652B2 (ja) | 1990-10-12 | 1990-10-12 | Ｄａ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5245345A (ja) |
| JP (1) | JPH07118652B2 (ja) |
| TW (1) | TW200619B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69312425T2 (de) * | 1992-11-09 | 1998-02-12 | Philips Electronics Nv | Digital-/Analogwandler |
| US5457457A (en) * | 1993-12-07 | 1995-10-10 | Nippon Columbia Co., Ltd. | Digital to analog conversion device which decreases low level high frequency noise |
| GB2313004A (en) * | 1996-05-07 | 1997-11-12 | Advanced Risc Mach Ltd | Digital to analogue converter |
| US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
| US5859605A (en) * | 1997-01-24 | 1999-01-12 | Hughes Electronics Corporation | Digital waveform generator and method for synthesizing periodic analog waveforms using table readout of simulated Δ- Σ analog-to-digital conversion data |
| US5933453A (en) * | 1997-04-29 | 1999-08-03 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
| US5901176A (en) * | 1997-04-29 | 1999-05-04 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
| US6097251A (en) * | 1998-05-29 | 2000-08-01 | Telefonaktiebolaget Lm Ericsson | Pre-recorded sigma delta values for power amplifier control |
| JPH1127151A (ja) * | 1997-07-02 | 1999-01-29 | Sony Corp | シグマデルタ変調器 |
| GB2330707B (en) * | 1997-10-23 | 2001-10-24 | Nokia Mobile Phones Ltd | Digital to analogue converter |
| US6256395B1 (en) | 1998-01-30 | 2001-07-03 | Gn Resound As | Hearing aid output clipping apparatus |
| US7561808B2 (en) * | 2000-03-21 | 2009-07-14 | Lightwaves Systems, Inc. | System and method of using variable pulses for symbology |
| JP2002223132A (ja) * | 2001-01-29 | 2002-08-09 | Niigata Seimitsu Kk | 音声再生装置および方法 |
| US6590512B2 (en) * | 2001-04-23 | 2003-07-08 | Intel Corporation | Developing a desired output sampling rate for oversampled converters |
| JP2003018009A (ja) * | 2001-06-29 | 2003-01-17 | Mitsubishi Electric Corp | デジタルアナログコンバータ |
| KR20040106474A (ko) * | 2002-05-09 | 2004-12-17 | 유겐가이샤 뉴로솔루션 | 디지털-아날로그 변환기 |
| EP1418667A1 (en) * | 2002-11-07 | 2004-05-12 | Dialog Semiconductor GmbH | Multi-level class-D amplifier by means of 3 physical levels |
| US6833691B2 (en) * | 2002-11-19 | 2004-12-21 | Power-One Limited | System and method for providing digital pulse width modulation |
| US7362251B2 (en) | 2006-05-18 | 2008-04-22 | Broadcom Corporation | Method and system for digital to analog conversion for power amplifier driver amplitude modulation |
| TWI416879B (zh) * | 2010-01-18 | 2013-11-21 | Univ Nat Chiao Tung | Digital analog conversion device |
| US8570200B2 (en) * | 2011-01-20 | 2013-10-29 | Mediatek Singapore Pte. Ltd. | Continuous-time oversampled converter having enhanced immunity to noise |
| US10557665B2 (en) | 2016-10-14 | 2020-02-11 | Gala Industries, Inc. | Centrifugal pellet dryer |
| US10648734B2 (en) | 2016-10-14 | 2020-05-12 | Gala Industries, Inc. | Centrifugal pellet dryer |
| US10655915B2 (en) | 2016-10-14 | 2020-05-19 | Gala Industries, Inc. | Pellet dryer with additional blower |
| US10041732B2 (en) | 2016-10-14 | 2018-08-07 | Gala Industries, Inc. | Pellet dryer with outlet guidance plate |
| CN109690955A (zh) * | 2017-06-15 | 2019-04-26 | 深圳市汇顶科技股份有限公司 | 噪声整形电路与三角积分数模转换器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252022A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | Σ−△変調器を用いたｄ／ａ変換装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE791410A (fr) * | 1971-11-19 | 1973-05-14 | Westinghouse Electric Corp | Appareil et methode de conversion d'une information numerique en une information analogique |
| JPS547263A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | D-a converter |
| CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
| JPH0787376B2 (ja) * | 1987-07-24 | 1995-09-20 | シャープ株式会社 | デルタ変調符号の復号装置 |
| JPH0787375B2 (ja) * | 1988-09-29 | 1995-09-20 | 日本ビクター株式会社 | Ｐｗｍ型ｄ／ａ変換器 |
| JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
-
1990
- 1990-10-12 JP JP2273597A patent/JPH07118652B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-11 US US07/777,754 patent/US5245345A/en not_active Expired - Lifetime
- 1991-10-15 TW TW080108130A patent/TW200619B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252022A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | Σ−△変調器を用いたｄ／ａ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269818A (ja) * | 1999-03-08 | 2000-09-29 | Motorola Inc | データ変換器におけるノイズ減衰回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200619B (ja) | 1993-02-21 |
| JPH07118652B2 (ja) | 1995-12-18 |
| US5245345A (en) | 1993-09-14 |
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