JPH04150623A - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPH04150623A JPH04150623A JP2277207A JP27720790A JPH04150623A JP H04150623 A JPH04150623 A JP H04150623A JP 2277207 A JP2277207 A JP 2277207A JP 27720790 A JP27720790 A JP 27720790A JP H04150623 A JPH04150623 A JP H04150623A
- Authority
- JP
- Japan
- Prior art keywords
- linear code
- circuit
- bits
- encoding
- law
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、音声周波数帯域信号のＰＣＭ符号化方式に関
するＣＣＩＴＴ勧告１９勧告１皮８４準拠したμ法則符
号化とへ法則符号化を実現する符号化回路に関するもの
である。
するＣＣＩＴＴ勧告１９勧告１皮８４準拠したμ法則符
号化とへ法則符号化を実現する符号化回路に関するもの
である。
従来の技術
音声周波数帯域信号のＰＣＭ符号化方式に関するＣＣＩ
ＴＴ勧告１９勧告１皮８４ 法則符号化とＡ法則符号化を実現する回路については、
たとえば、コロナ社発行の「ディジタル信号処理の応用
」１４０頁〜１４３頁に記載されている。
ＴＴ勧告１９勧告１皮８４ 法則符号化とＡ法則符号化を実現する回路については、
たとえば、コロナ社発行の「ディジタル信号処理の応用
」１４０頁〜１４３頁に記載されている。
上記に記載されている符号化回路では、ＲＯＭ対応表方
式によって実現している。第１表にμ法則符号化の場合
とへ法則符号化の場合についての直線符号と非直線符号
の対応表を示す。ただし、μ法則の場合は１４ビットの
直線符号に＋３２を加算して得られる符号を入力してい
る。これは各セグメント内の符号が同一の性質を有する
ようにするためである。
式によって実現している。第１表にμ法則符号化の場合
とへ法則符号化の場合についての直線符号と非直線符号
の対応表を示す。ただし、μ法則の場合は１４ビットの
直線符号に＋３２を加算して得られる符号を入力してい
る。これは各セグメント内の符号が同一の性質を有する
ようにするためである。
〈以下余白〉
第５図は第１表のＲＯＭ対応表方式によって実現したμ
法則の符号化回路を示す。第５図において、ｂ１〜ｂ１
４は入力される直線符号ビット、Ｂ１〜Ｂ８は出力され
る非直線符号ビットである。
法則の符号化回路を示す。第５図において、ｂ１〜ｂ１
４は入力される直線符号ビット、Ｂ１〜Ｂ８は出力され
る非直線符号ビットである。
ＲＯＭＩは直線符号ビットｂ２〜ｂ、をアドレス入力と
し、非直線符号ビットＢ２〜Ｂ４を出力する２５６ワー
ド×４ビットｔ７）ＲＯＭ、ＲＯＭ２は直線符号ビット
ｂ２〜ｂ、をアドレス入力とし、ＲＯＭＩの出力Ｂ２の
反転信号／ Ｂ ２をチップセレクト入力とし、非直線
符号ビットＢ５〜Ｂ８を出力する２５６ワード×４ビッ
トのＲＯＭＳＲＯＭ３は直線符号ビットｂ７〜ｂｌＪを
アドレス入力とし、ＲＯＭＩの出力Ｂ２をチップセレク
ト入力とし、非直線符号ビットＢ５〜Ｂ８を出力する２
５６ワード×４ビットのＲＯＭである。第１表から分か
るようにｂ２〜ｂ９をデコードすることにより非直線符
号ビットＢ２〜Ｂ４は一義的に決まる。非直線符号ビッ
トＢ２が“０”のとき、すなわち、セグメント８１〜Ｓ
４のときは直線符号ビットｂ７〜ｂａａによって、また
、非直線符号ビットＢ２が“１”のとき、すなわち、セ
グメント８５〜Ｓ８のときは直線符号ビットｂ２〜ｂ９
によって非直線符号ビットＢ５〜Ｂ８が決まる。
し、非直線符号ビットＢ２〜Ｂ４を出力する２５６ワー
ド×４ビットｔ７）ＲＯＭ、ＲＯＭ２は直線符号ビット
ｂ２〜ｂ、をアドレス入力とし、ＲＯＭＩの出力Ｂ２の
反転信号／ Ｂ ２をチップセレクト入力とし、非直線
符号ビットＢ５〜Ｂ８を出力する２５６ワード×４ビッ
トのＲＯＭＳＲＯＭ３は直線符号ビットｂ７〜ｂｌＪを
アドレス入力とし、ＲＯＭＩの出力Ｂ２をチップセレク
ト入力とし、非直線符号ビットＢ５〜Ｂ８を出力する２
５６ワード×４ビットのＲＯＭである。第１表から分か
るようにｂ２〜ｂ９をデコードすることにより非直線符
号ビットＢ２〜Ｂ４は一義的に決まる。非直線符号ビッ
トＢ２が“０”のとき、すなわち、セグメント８１〜Ｓ
４のときは直線符号ビットｂ７〜ｂａａによって、また
、非直線符号ビットＢ２が“１”のとき、すなわち、セ
グメント８５〜Ｓ８のときは直線符号ビットｂ２〜ｂ９
によって非直線符号ビットＢ５〜Ｂ８が決まる。
上記でも述べたように、この回路では入力である直線符
号に＋３２を加算しているが、実際にはＲＯＭの内容を
プログラムする場合に＋３２を加算する前の直線符号か
らの直線変換を行わせることができるので、あらかじめ
＋３２を加算する回路を必要としない。
号に＋３２を加算しているが、実際にはＲＯＭの内容を
プログラムする場合に＋３２を加算する前の直線符号か
らの直線変換を行わせることができるので、あらかじめ
＋３２を加算する回路を必要としない。
発明が解決しようとする課題
しかしながら、上記のような構成では、ＲＯＭの内容が
μ法則符号化とＡ法則符合化とで異なるため、μ法則符
合化を実現する回路とＡ法則符号化を実現する回路が２
つ必要となり、２５６ワード×４ビットのＲＯＭ６個で
構成しなければならず、回路規模が大きくなるという問
題があった。
μ法則符号化とＡ法則符合化とで異なるため、μ法則符
合化を実現する回路とＡ法則符号化を実現する回路が２
つ必要となり、２５６ワード×４ビットのＲＯＭ６個で
構成しなければならず、回路規模が大きくなるという問
題があった。
本発明は上述課題に鑑み、μ法則符号化とＡ法則符号化
を同一の回路で実現できる符号化回路を提供することを
目的とするものである。
を同一の回路で実現できる符号化回路を提供することを
目的とするものである。
課題を解決するための手段
上記問題を解決するために、本発明の符号化回路は、１
４ビットのディジタル信号に変換した音声信号の直線符
号を８ビットの非直線符号に変換するための、ＣＣＩＴ
Ｔ勧告Ｇ、 ７１１に準拠したμ法則符号化とへ法則符
号化を実現する回路であって、前記直線符号のＭＳＢを
そのまま非直線符号のＭＳＢとし、入力である直線符号
の下位１３ビットに＋３２を加算する加算器と、前記２
つの変換法則を選択する選択信号によって前記直線符号
の下位１３ビットか前記加算器の出力かどちらかを出力
とするマルチプレクサと、前記マルチプレクサの出力の
うち、上位８ビットをデコードするアドレスデコーダと
、前記アドレスデコーダの出力により前記非直線符号の
ＭＳＢを除く上位３ビットを出力するＲＯＭと、前記ア
ドレスデコーダの出力と前記選択信号とにより前記マル
チプレクサの出力のうち、ＭＳＢとＬＳＢを除く１１ビ
ットから前記非直線符号の下位４ビットを出力する回路
を備え、これにより、前記２つの変換法則を選択信号で
切り換える手段を構成したである。
４ビットのディジタル信号に変換した音声信号の直線符
号を８ビットの非直線符号に変換するための、ＣＣＩＴ
Ｔ勧告Ｇ、 ７１１に準拠したμ法則符号化とへ法則符
号化を実現する回路であって、前記直線符号のＭＳＢを
そのまま非直線符号のＭＳＢとし、入力である直線符号
の下位１３ビットに＋３２を加算する加算器と、前記２
つの変換法則を選択する選択信号によって前記直線符号
の下位１３ビットか前記加算器の出力かどちらかを出力
とするマルチプレクサと、前記マルチプレクサの出力の
うち、上位８ビットをデコードするアドレスデコーダと
、前記アドレスデコーダの出力により前記非直線符号の
ＭＳＢを除く上位３ビットを出力するＲＯＭと、前記ア
ドレスデコーダの出力と前記選択信号とにより前記マル
チプレクサの出力のうち、ＭＳＢとＬＳＢを除く１１ビ
ットから前記非直線符号の下位４ビットを出力する回路
を備え、これにより、前記２つの変換法則を選択信号で
切り換える手段を構成したである。
作用
上記のような構成により、従来の個々の回路で実現され
ていたμ法則符号化とへ法則符号化を同一の回路で実現
するものである。
ていたμ法則符号化とへ法則符号化を同一の回路で実現
するものである。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の符号化回路を示すブロック
図である。第１図において、１１はビットｂ１〜ｋ）＋
４よりなる直線符号入力、１２は直線符号のＭＳＢｂｌ
を除く直線符号人力１１に対する＋３２の加算器である
。１３はＡ法則符号化の場合には直線符号のＭＳＢｂ、
を除く直線符号人力１１をそのまま出力し、μ法則符号
化の場合には加算器１２８力を出力するマルチプレクサ
で、ａ２〜ａ１４はマルチプレクサ】３の出力である。
図である。第１図において、１１はビットｂ１〜ｋ）＋
４よりなる直線符号入力、１２は直線符号のＭＳＢｂｌ
を除く直線符号人力１１に対する＋３２の加算器である
。１３はＡ法則符号化の場合には直線符号のＭＳＢｂ、
を除く直線符号人力１１をそのまま出力し、μ法則符号
化の場合には加算器１２８力を出力するマルチプレクサ
で、ａ２〜ａ１４はマルチプレクサ】３の出力である。
１４はマルチプレクサ！３１！力の上位８ビットａ２〜
ａ９をデコードするアドレスデコーダ、１５はアドレス
デコーダ１４の出力をアドレス入力とし、非直線符号の
ＭＳＢＢｌを除く上位３ビットのＢ２．Ｂ３．Ｂ４を出
力する８ワード×３ビットのＲＯＭ、１６はマルチプレ
クサ１３の出力のうち、ＭＳＢａ２とＬＳＢａユ、を除
く１１ビットの出力ａ３〜ａｌ’ｌから、アドレスデコ
ーダ１４の出力とμ法則符号化かへ法則符号化かを選択
する選択信号１７とを用いて、非直線符号の下位４ビッ
トＢｓ 、 Ｂｅ 、 Ｂ７ 、 Ｂｓ ヲ出力
するａ力値選択回路である。ここで選択信号１７が“０
”のときはμ法則符号化が、“１”のときはＡ法則符号
化が選択される。また、直線符号と非直線符号の対応表
は第１表に示す通りである。
ａ９をデコードするアドレスデコーダ、１５はアドレス
デコーダ１４の出力をアドレス入力とし、非直線符号の
ＭＳＢＢｌを除く上位３ビットのＢ２．Ｂ３．Ｂ４を出
力する８ワード×３ビットのＲＯＭ、１６はマルチプレ
クサ１３の出力のうち、ＭＳＢａ２とＬＳＢａユ、を除
く１１ビットの出力ａ３〜ａｌ’ｌから、アドレスデコ
ーダ１４の出力とμ法則符号化かへ法則符号化かを選択
する選択信号１７とを用いて、非直線符号の下位４ビッ
トＢｓ 、 Ｂｅ 、 Ｂ７ 、 Ｂｓ ヲ出力
するａ力値選択回路である。ここで選択信号１７が“０
”のときはμ法則符号化が、“１”のときはＡ法則符号
化が選択される。また、直線符号と非直線符号の対応表
は第１表に示す通りである。
ただし、μ法ＩｌＮ符号化の場合には直線符号入力に＋
３２を加算したものである。
３２を加算したものである。
第１表から分るように、非直線符号ビットＢ１は直線符
号ビットｂ１そのものである。また、非直線符号ビット
Ｂ２〜Ｂ４は直線符号ビットｂ２〜ｂ９で一義的に決ま
るが、それをフルデコードする必要はない。
号ビットｂ１そのものである。また、非直線符号ビット
Ｂ２〜Ｂ４は直線符号ビットｂ２〜ｂ９で一義的に決ま
るが、それをフルデコードする必要はない。
第２図はアドレスデコーダ１４の一興体例を示す。
第２図において、２１〜２８はセグメントＳ１〜Ｓ８を
デコードするためのＡＮＤ回路、２９は選択信号１７と
マルチプレクサ１３の出力ａ９を入力とし、セグメント
Ｓ１をデコードするＡＮＤ回路２１の１人力を出力とす
るＯＲ回路である。第１表において、μ法則とへ法則で
はセグメントＳ１の場合のみ異なる。その差を選択信号
１７を用いた論理回路によって吸収する。第２図のアド
レスデコーダ回路ではＯＲ回路２１がそれであり、これ
によってＲＯＭ１５はμ法則とＡ法則と同一のものが使
用できる。
デコードするためのＡＮＤ回路、２９は選択信号１７と
マルチプレクサ１３の出力ａ９を入力とし、セグメント
Ｓ１をデコードするＡＮＤ回路２１の１人力を出力とす
るＯＲ回路である。第１表において、μ法則とへ法則で
はセグメントＳ１の場合のみ異なる。その差を選択信号
１７を用いた論理回路によって吸収する。第２図のアド
レスデコーダ回路ではＯＲ回路２１がそれであり、これ
によってＲＯＭ１５はμ法則とＡ法則と同一のものが使
用できる。
第４図にＲＯＭ１５の内容を示す。ＲＯＭ１５のアドレ
スＡ１〜Ａ８はアドレスデコーダ１４の出力であり、セ
グメントＳ １−８８に対応していて、選択されたアド
レスのデータが非直線符号ビットＢ２〜Ｂ４として出力
される。
スＡ１〜Ａ８はアドレスデコーダ１４の出力であり、セ
グメントＳ １−８８に対応していて、選択されたアド
レスのデータが非直線符号ビットＢ２〜Ｂ４として出力
される。
第３図は出力値選択回路１６の一具体例を示す。
第３図において、Ｔｉｊ（ｉ＝１〜８、ｊ＝５〜８）は
トランスファゲートである。第３図のように、アドレス
デコーダ１４の出力Ａｉ （ｉ＝１〜８）トランスフ
ァゲートＴｊｊ、のゲート入力とし、さらに、トランス
ファゲートＴｉｊの一端をマルチプレクサ１３の６カａ
３〜ａ：３に選択的に接続し、他端を非直線符号Ｂｊ
（ｊ−５〜８）に接続している。ここで、Ａ２および
Ａ１について、選択信号１７を使用して論理回路３１〜
３３を構成することによって、第１表のセグメントＳ１
のμ法則符号化とＡ法則符号化との差を吸収でき、同一
の回路で非直線符号ビットＢｓ〜Ｂ８が得られる。
トランスファゲートである。第３図のように、アドレス
デコーダ１４の出力Ａｉ （ｉ＝１〜８）トランスフ
ァゲートＴｊｊ、のゲート入力とし、さらに、トランス
ファゲートＴｉｊの一端をマルチプレクサ１３の６カａ
３〜ａ：３に選択的に接続し、他端を非直線符号Ｂｊ
（ｊ−５〜８）に接続している。ここで、Ａ２および
Ａ１について、選択信号１７を使用して論理回路３１〜
３３を構成することによって、第１表のセグメントＳ１
のμ法則符号化とＡ法則符号化との差を吸収でき、同一
の回路で非直線符号ビットＢｓ〜Ｂ８が得られる。
Ａ法則符号化は１３ビットの入力に対して行われるもの
であるが、Ａ法則のスケールを２倍にして、Ａ法則の最
大値を２倍にすればこの法則は損なわれない。そこで、
本実施例のように１４ビットの入力をＡ法則からみると
直線符号が２倍、すなわち、１ビット左シフトとした値
であるとみなすことによりμ法則符号化と同様に変換す
ることができる。
であるが、Ａ法則のスケールを２倍にして、Ａ法則の最
大値を２倍にすればこの法則は損なわれない。そこで、
本実施例のように１４ビットの入力をＡ法則からみると
直線符号が２倍、すなわち、１ビット左シフトとした値
であるとみなすことによりμ法則符号化と同様に変換す
ることができる。
また、＋３２の加算器１２であるが、この２つの符号化
は音声周波数帯域であることを考慮すると、１３ビット
の加算器の演算速度は十分に余裕があるため、回路規模
のもっとも小さい加算回路、たとえば、１３ビットの加
算の場合は約４０ゲートの規模のりップルキャリーアダ
ーで構成すればよく、この加算回路を含めても８ビット
のアドレスデコーダを２５６個有するＲＯＭを６個用い
て構成する第５図の従来の符号化回路の１／１０以下の
ゲート数で構成できる。
は音声周波数帯域であることを考慮すると、１３ビット
の加算器の演算速度は十分に余裕があるため、回路規模
のもっとも小さい加算回路、たとえば、１３ビットの加
算の場合は約４０ゲートの規模のりップルキャリーアダ
ーで構成すればよく、この加算回路を含めても８ビット
のアドレスデコーダを２５６個有するＲＯＭを６個用い
て構成する第５図の従来の符号化回路の１／１０以下の
ゲート数で構成できる。
発明の効果
以上のような本発明による回路構成をとると、μ法則符
号化回路とＡ法則符号化回路とを同一の回路で実現する
ことができるため、符号化回路をＬＳＩ化する際の素子
数削減や低消費電力化に効果を発揮する。
号化回路とＡ法則符号化回路とを同一の回路で実現する
ことができるため、符号化回路をＬＳＩ化する際の素子
数削減や低消費電力化に効果を発揮する。
第１図は本発明の一実施例の符号化回路のブロック図、
第２図は同符号化回路におけるアドレスデコーダの一例
を示す回路図、第３図は同符号化回路における出力値選
択回路の一例を示す回路図、第４図は同符号化回路にお
けるＲＯＭの内容を示す図、第５図は従来の符号化回路
のブロック図である。 １１・・・直線符号入力、１２・・・加算器、１３・・
・マルチプレクサ、１４・・・アドレスデコーダ、１５
・・・ＲＯＭ、１６・・・出力値選択回路、１７・・・
選択信号、２１〜２８．３１゜３２・Ａ Ｎ Ｄ回路、
２９．３３−ＯＲ回路、ａｌ〜ａｉ３・・・マルチプレ
クサ１３の出力、Ａ工〜Ａ８・・・アドレスデコーダの
出力、ｂ１〜ｂ １４・・・直線符号ビット、Ｂ１〜Ｂ
８・・非直線符号ビット、Ｔ、５〜Ｔ８８・・・トラン
スファゲート。 代理人 森 本 義 弘 第 図 鳴 ｒ＋ 鴫 −青 中 τ＜（りぐ宝 第４図 ７）゛しステ’ａ−７／４止か
第２図は同符号化回路におけるアドレスデコーダの一例
を示す回路図、第３図は同符号化回路における出力値選
択回路の一例を示す回路図、第４図は同符号化回路にお
けるＲＯＭの内容を示す図、第５図は従来の符号化回路
のブロック図である。 １１・・・直線符号入力、１２・・・加算器、１３・・
・マルチプレクサ、１４・・・アドレスデコーダ、１５
・・・ＲＯＭ、１６・・・出力値選択回路、１７・・・
選択信号、２１〜２８．３１゜３２・Ａ Ｎ Ｄ回路、
２９．３３−ＯＲ回路、ａｌ〜ａｉ３・・・マルチプレ
クサ１３の出力、Ａ工〜Ａ８・・・アドレスデコーダの
出力、ｂ１〜ｂ １４・・・直線符号ビット、Ｂ１〜Ｂ
８・・非直線符号ビット、Ｔ、５〜Ｔ８８・・・トラン
スファゲート。 代理人 森 本 義 弘 第 図 鳴 ｒ＋ 鴫 −青 中 τ＜（りぐ宝 第４図 ７）゛しステ’ａ−７／４止か
Claims (1)
- １、１４ビットのディジタル信号に変換した音声信号の
直線符号を８ビットの非直線符号に変換するための、Ｃ
ＣＩＴＴ勧告Ｇ．７１１に準拠したμ法則符号化とＡ法
則符号化を実現する回路であって、前記直線符号のＭＳ
Ｂをそのまま非直線符号のＭＳＢとし、入力である直線
符号の下位１３ビットに＋３２を加算する加算器と、前
記２つの変換法則を選択する選択信号によって前記直線
符号の下位１３ビットか前記加算器の出力かどちらかを
出力とするマルチプレクサと、前記マルチプレクサの出
力のうち、上位８ビットをデコードするアドレスデコー
ダと、前記アドレスデコーダの出力により前記非直線符
号のＭＳＢを除く上位３ビットを出力するＲＯＭと、前
記アドレスデコーダの出力と前記選択信号とにより前記
マルチプレクサの出力のうち、ＭＳＢとＬＳＢを除く１
１ビットから前記非直線符号の下位４ビットを出力する
回路を備え、これらにより、前記２つの変換法則を選択
信号で切り換える手段を構成したことを特徴とする符号
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277207A JPH04150623A (ja) | 1990-10-15 | 1990-10-15 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277207A JPH04150623A (ja) | 1990-10-15 | 1990-10-15 | 符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150623A true JPH04150623A (ja) | 1992-05-25 |
Family
ID=17580304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277207A Pending JPH04150623A (ja) | 1990-10-15 | 1990-10-15 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101698A (ja) * | 1994-09-30 | 1996-04-16 | Shogo Nakamura | 音響信号圧縮伸張装置及び音響信号圧縮伸張方法 |
-
1990
- 1990-10-15 JP JP2277207A patent/JPH04150623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101698A (ja) * | 1994-09-30 | 1996-04-16 | Shogo Nakamura | 音響信号圧縮伸張装置及び音響信号圧縮伸張方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4868571A (en) | Digital to analog converter | |
| US4163211A (en) | Tree-type combinatorial logic circuit | |
| JPS6165626A (ja) | Ａ／ｄ変換器 | |
| JPH04150623A (ja) | 符号化回路 | |
| DE69615950D1 (de) | Kodierungsanordnung und -verfahren zur kodierung von (n-1)-bit informationsworten in n-bit kanalworte und dekodierungsanordnung und -verfahren zur dekodierung der kanalworte in informationsworte | |
| JPS6180917A (ja) | 符号化回路 | |
| WO1996032780A1 (en) | Device and method for converting/decoding code and recording medium | |
| JPS6126853B2 (ja) | ||
| RU2037268C1 (ru) | Преобразователь двоично-десятичного кода 8-4-2-1 в код 5-4-2-1 | |
| RU2037269C1 (ru) | Преобразователь четырехразрядного кода грея в двоично-десятичный код | |
| JP3435319B2 (ja) | 信号送受信回路及び携帯情報通信機器 | |
| JP2538769B2 (ja) | 直線−非直線符号変換方法および変換回路 | |
| KR950005049B1 (ko) | 디코딩 회로 | |
| JPS63222519A (ja) | Ｂ８ｚｓ／ｂ６ｚｓ符号回路 | |
| JPH044774B2 (ja) | ||
| JPS59219050A (ja) | 秘匿制御端子付符号変換器 | |
| JPH0241214B2 (ja) | ||
| JPS5961340A (ja) | 積分値符号変換回路 | |
| JPS6390223A (ja) | コ−ド変換方法 | |
| JPH0795086A (ja) | デジタル−アナログ変換器 | |
| JPS60138793A (ja) | アドレス変換回路 | |
| JPS63299518A (ja) | ２値−３値変換回路 | |
| JPH01296712A (ja) | カウントデータ出力回路 | |
| GB2332834A (en) | Convolution encoder with look-up table | |
| JPH03178224A (ja) | イネーブル信号付きデコーダ |