JPH04151865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04151865A JPH04151865A JP2275737A JP27573790A JPH04151865A JP H04151865 A JPH04151865 A JP H04151865A JP 2275737 A JP2275737 A JP 2275737A JP 27573790 A JP27573790 A JP 27573790A JP H04151865 A JPH04151865 A JP H04151865A
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- JP
- Japan
- Prior art keywords
- layer
- nodes
- type
- word line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
フリップフロップをメモリセルとする半導体記憶装置に
関し、 ＳＲＡＭセルに付加するｐｎ接合が逆バイアスで使用さ
れるようにすることを目的とし、 フリップフロップをメモリセルとする半導体記憶装置に
おいて、該フリップフロップを構成する一対のトランジ
スタのコレクタに、逆バイアスされたｐ−ｎ接合を接続
した構成とする。
関し、 ＳＲＡＭセルに付加するｐｎ接合が逆バイアスで使用さ
れるようにすることを目的とし、 フリップフロップをメモリセルとする半導体記憶装置に
おいて、該フリップフロップを構成する一対のトランジ
スタのコレクタに、逆バイアスされたｐ−ｎ接合を接続
した構成とする。
本発明は、フリップフロップをメモリセルとする半導体
記憶装置に関する。
記憶装置に関する。
スタティックＲＡＭはフリップフロップをメモリセルと
し、ダイナミックＲＡＭはキャパシタとそのトランスフ
ァゲートとなるトランジスタをメモリセルとするのが普
通である。そしていずれもα線照射でソフトエラーを起
す恐れがある。本発明はこのソフトエラ一対策を施した
スタティックＲＡＭに係るものである。
し、ダイナミックＲＡＭはキャパシタとそのトランスフ
ァゲートとなるトランジスタをメモリセルとするのが普
通である。そしていずれもα線照射でソフトエラーを起
す恐れがある。本発明はこのソフトエラ一対策を施した
スタティックＲＡＭに係るものである。
第６図に、ソフトエラ一対策が施したＳ（スタティック
）ＲＡＭのメモリセルを示す。Ｒ，、Ｒ２は抵抗、Ｑ１
、Ｑ２はトランジスタで、これらでフリップフロップを
構成する。トランジスタＱ１、Ｑ２はマルチエミッタ構
造で、そのエミッタの一方はピント線ＢＬ、百口に接続
され、そのエミッタの他方は共通に低電位電源■３．に
接続される。トランジスタＱ１、Ｑｚのコレクタは抵抗
Ｒ，，Ｒ２を介して高電位電源Ｖ。。へ接続される。こ
の■。０はワード線ＷＬ、Ｖｓｓはホールド側のワード
線である。
）ＲＡＭのメモリセルを示す。Ｒ，、Ｒ２は抵抗、Ｑ１
、Ｑ２はトランジスタで、これらでフリップフロップを
構成する。トランジスタＱ１、Ｑ２はマルチエミッタ構
造で、そのエミッタの一方はピント線ＢＬ、百口に接続
され、そのエミッタの他方は共通に低電位電源■３．に
接続される。トランジスタＱ１、Ｑｚのコレクタは抵抗
Ｒ，，Ｒ２を介して高電位電源Ｖ。。へ接続される。こ
の■。０はワード線ＷＬ、Ｖｓｓはホールド側のワード
線である。
今、Ｑ、がオン、Ｑ２がオフであると、ノードＮ、はレ
ベル、ノードＮ２はＨレベルであり、ワード線が選択さ
れるときＢＬはＨ，百りはＬになる。逆にＱ、がオフ、
Ｑ２がオンであればＮ１がＨ，Ｎ、がＬであり、ワード
線が選択されるときＢＬがり、百［がＨになる。これら
が記憶データ１．０の読出し出力である。
ベル、ノードＮ２はＨレベルであり、ワード線が選択さ
れるときＢＬはＨ，百りはＬになる。逆にＱ、がオフ、
Ｑ２がオンであればＮ１がＨ，Ｎ、がＬであり、ワード
線が選択されるときＢＬがり、百［がＨになる。これら
が記憶データ１．０の読出し出力である。
またＱ、がオン、Ｑ２がオフのとき、強制的にＢＬをＨ
，匣をＬにすると、Ｑ２オン、Ｑ１オツに変る。またＱ
、オフ、Ｑ２オンのとき強制的にＢＬをり、ＢＬをＨに
するとＱ＋オン、Ｑ２オツに変る。これがメモリセルへ
のデータ１，０の書込みである。
，匣をＬにすると、Ｑ２オン、Ｑ１オツに変る。またＱ
、オフ、Ｑ２オンのとき強制的にＢＬをり、ＢＬをＨに
するとＱ＋オン、Ｑ２オツに変る。これがメモリセルへ
のデータ１，０の書込みである。
負荷抵抗Ｒ，，Ｒ２にはショットキダイオードＤ７．Ｄ
２が並列に接続され、負荷抵抗Ｒ，，Ｒ２に生じる電圧
降下をＶＦ＃０．４Ｖに制限して、動作の高速化を図っ
ている。
２が並列に接続され、負荷抵抗Ｒ，，Ｒ２に生じる電圧
降下をＶＦ＃０．４Ｖに制限して、動作の高速化を図っ
ている。
トランジスタＱ１、Ｑ２はｎｐｎバイポーラトランジス
タであるから、ｐ型半導体基板、ｎ″ｂ層（埋込み層）
、ｎ型エピタキシャル成長層（エビ層）の構成の基板を
用い、該ｎ型エピタキシャル成長層をコレクタ領域、こ
のコレクタ領域に形成したｐ型拡散層をベース領域、ベ
ース領域に形成したｎ型拡散層をエミッタ領域とする。
タであるから、ｐ型半導体基板、ｎ″ｂ層（埋込み層）
、ｎ型エピタキシャル成長層（エビ層）の構成の基板を
用い、該ｎ型エピタキシャル成長層をコレクタ領域、こ
のコレクタ領域に形成したｐ型拡散層をベース領域、ベ
ース領域に形成したｎ型拡散層をエミッタ領域とする。
このようなトランジスタにα線が照射すると、エビ層で
電子ホール対が発生し、コレクタ領域（エビ層）は電位
が高いのでホールが基板へ抜はコレクタ領域の電位が下
がる。もしこのコレクタ領域がＱ、のそれで、Ｑ、オフ
、Ｑ２オンであったとすると、Ｑ２がオフ、Ｑｌがオン
に反転することがある。これがＳＲＡＭセルのα線照射
によるソフトエラーである。
電子ホール対が発生し、コレクタ領域（エビ層）は電位
が高いのでホールが基板へ抜はコレクタ領域の電位が下
がる。もしこのコレクタ領域がＱ、のそれで、Ｑ、オフ
、Ｑ２オンであったとすると、Ｑ２がオフ、Ｑｌがオン
に反転することがある。これがＳＲＡＭセルのα線照射
によるソフトエラーである。
このα線照射によるソフトエラーの発生を防ぐには、ノ
ードＮ１、Ｎ、にキャパシタを接続して、これらのノー
ド電位の安定化を図るのが有効である。Ｄ３．Ｄ４がこ
のキャパシタになるダイオードである。
ードＮ１、Ｎ、にキャパシタを接続して、これらのノー
ド電位の安定化を図るのが有効である。Ｄ３．Ｄ４がこ
のキャパシタになるダイオードである。
ダイオードＤ１、Ｄ、は第５図に示すようにして形成さ
れる。即ちエビ層表面の酸化膜５ｉＯｚに窓開きし、こ
の窓よりＰ型不純物を拡散してｐ゛層を作り、表面には
ワード線ＷＬを形成する。これで、トランジスタＱ１、
Ｑ２とワード線ＷＬとの間に（抵抗Ｒ，，Ｒ２に並列に
）接続されたダイオードＤ３．Ｄ４ができる。ダイオー
ドＤ３．Ｄ、の極性は図示の如くで、順バイアスである
。但しショットキダイオードＤＩ、Ｄ２により電圧は約
０．４ Ｖに制限されるので、オンすることはない。
れる。即ちエビ層表面の酸化膜５ｉＯｚに窓開きし、こ
の窓よりＰ型不純物を拡散してｐ゛層を作り、表面には
ワード線ＷＬを形成する。これで、トランジスタＱ１、
Ｑ２とワード線ＷＬとの間に（抵抗Ｒ，，Ｒ２に並列に
）接続されたダイオードＤ３．Ｄ４ができる。ダイオー
ドＤ３．Ｄ、の極性は図示の如くで、順バイアスである
。但しショットキダイオードＤＩ、Ｄ２により電圧は約
０．４ Ｖに制限されるので、オンすることはない。
このようにＳＲＡＭセルではα線耐量を上げるためにセ
ルに容量を付加するこきが行なわれているが、この容量
はｐｎ接合ダイオードで構成され、そしてセルの構造上
このｐｎ接合ダイオードは順バイアスで使用される。し
かし、ｐｎ接合を順バイアスで使用すると、得られる容
量は小さい。良く知られているように、ｐｎ接合を逆バ
イアスで使用すれば、順バイアスで使用するより容量は
大きくなる。
ルに容量を付加するこきが行なわれているが、この容量
はｐｎ接合ダイオードで構成され、そしてセルの構造上
このｐｎ接合ダイオードは順バイアスで使用される。し
かし、ｐｎ接合を順バイアスで使用すると、得られる容
量は小さい。良く知られているように、ｐｎ接合を逆バ
イアスで使用すれば、順バイアスで使用するより容量は
大きくなる。
本発明はか＼る点に鑑みてなされたもので、ＳＲＡＭセ
ルに付加するｐｎ接合が逆バイアスで使用されるように
することを目的とするものである。
ルに付加するｐｎ接合が逆バイアスで使用されるように
することを目的とするものである。
本発明ではＳＲＡＭセルに付加するダイオードＤ３１Ｄ
４を第１図に示すように構成する。即ちｎ型エピタキシ
ャル成長層（エビ層）ｎ−ｅｐｉにｐ＋型型数散層形成
してｐｎ接合を構成する点は従来と同じであるが、この
ｐ゛型型数散層ワード線ＷＬとは接続せず、代ってｐ型
半導体基板ｐ−３ＵＢと接続する。このためｐ゛型型数
散層下部のｎ゛型埋込層ｎ′ ｂは形成しないでおく。
４を第１図に示すように構成する。即ちｎ型エピタキシ
ャル成長層（エビ層）ｎ−ｅｐｉにｐ＋型型数散層形成
してｐｎ接合を構成する点は従来と同じであるが、この
ｐ゛型型数散層ワード線ＷＬとは接続せず、代ってｐ型
半導体基板ｐ−３ＵＢと接続する。このためｐ゛型型数
散層下部のｎ゛型埋込層ｎ′ ｂは形成しないでおく。
これで第４図に示すように基板ｐ−８ＵＢとノードＮ＋
、Ｎｚとの間に接続されるダイオードＤ３Ｄ４が形成さ
れ、基板ｐ−３ＵＢばノードＮ１、Ｎ２より低電位なの
で、ダイオードＤ３．Ｄ４は逆バイアスされる。
、Ｎｚとの間に接続されるダイオードＤ３Ｄ４が形成さ
れ、基板ｐ−３ＵＢばノードＮ１、Ｎ２より低電位なの
で、ダイオードＤ３．Ｄ４は逆バイアスされる。
この構成で逆バイアスのダイオードＤ３．Ｄ４が得られ
、ノードＮ＋、Ｎｚに大きな容量を付けてα線耐量を高
めることができる。
、ノードＮ＋、Ｎｚに大きな容量を付けてα線耐量を高
めることができる。
第１図でもエビ層ｎ−ｅｐｉの表面には絶縁層ＳｉＯ□
があり、この上にワード線ＷＬがあるが、このＳｉＯ□
層は第５図のようにｐ゛層部開口しこの部分でワード線
ＷＬがｐ゛層とコンタク１へしてはいない。ｐ゛層は、
ＳｉＯ□層に窓開きし、この窓を通してエビ層ｎ−ｅｐ
ｉにｐ型不純物を拡散することで形成するが、その後こ
の窓部はＳｉＯ２で埋め、その上に多結晶シリコン膜の
成長、パターニングでワード線ＷＬを形成する。
があり、この上にワード線ＷＬがあるが、このＳｉＯ□
層は第５図のようにｐ゛層部開口しこの部分でワード線
ＷＬがｐ゛層とコンタク１へしてはいない。ｐ゛層は、
ＳｉＯ□層に窓開きし、この窓を通してエビ層ｎ−ｅｐ
ｉにｐ型不純物を拡散することで形成するが、その後こ
の窓部はＳｉＯ２で埋め、その上に多結晶シリコン膜の
成長、パターニングでワード線ＷＬを形成する。
また埋込み層ｎ” ｂは、基板ｐ−３ＵＢにｎ型不純物
をデポジットし、この状態でエピタキシャル成長してｎ
−ｅｐｉを作ることで形成するが、ｐ゛拡散層の形成部
分には上記ｎ型不純物のデポジットをしないでおく。
をデポジットし、この状態でエピタキシャル成長してｎ
−ｅｐｉを作ることで形成するが、ｐ゛拡散層の形成部
分には上記ｎ型不純物のデポジットをしないでおく。
第２図はダイオードＤ３．Ｄ４の概略平面図、第３図は
第２図のＡ−Ａ線部の断面を示す。第２図のＣ，Ｅ、
Ｂ、 ＥはトランジスタＱ１またはＱ２のコレクタ、エ
ミッタ、ベース、エミッタ各コンタクト部である。ワー
ド線ＷＬは多結晶シリコンで構成する。ＩＳＯはアイソ
レーションで、トランジスタ間の絶縁を行なう。
第２図のＡ−Ａ線部の断面を示す。第２図のＣ，Ｅ、
Ｂ、 ＥはトランジスタＱ１またはＱ２のコレクタ、エ
ミッタ、ベース、エミッタ各コンタクト部である。ワー
ド線ＷＬは多結晶シリコンで構成する。ＩＳＯはアイソ
レーションで、トランジスタ間の絶縁を行なう。
以上説明したように本発明によれば、ＳＲＡＭのメモリ
セルに逆バイアスされるダイオードからなる大きな容量
を付加することができ、α線耐量を一層高めることがで
きる。
セルに逆バイアスされるダイオードからなる大きな容量
を付加することができ、α線耐量を一層高めることがで
きる。
第１図は本発明の原理図、
第２図は本発明のメモリセルの概略平面図、第３図は第
２図のＡ−Ａ線部の断面図、第４図は本発明のメモリセ
ルの回路図、第５図は従来の付加容量の断面図、 第６図は従来のメモリセルの回路図である。 第１図でｐ゛層とｎ−ｅｐｉは逆バイアスされるｐ−ｎ
接合、第４図でＱ１、Ｑ２はフリップフロップを構成す
るトランジスタ、Ｄ３．Ｄ４はｐ−ｎ接合ダイオードで
ある。
２図のＡ−Ａ線部の断面図、第４図は本発明のメモリセ
ルの回路図、第５図は従来の付加容量の断面図、 第６図は従来のメモリセルの回路図である。 第１図でｐ゛層とｎ−ｅｐｉは逆バイアスされるｐ−ｎ
接合、第４図でＱ１、Ｑ２はフリップフロップを構成す
るトランジスタ、Ｄ３．Ｄ４はｐ−ｎ接合ダイオードで
ある。
Claims (1)
- 【特許請求の範囲】 １）フリップフロップをメモリセルとする半導体記憶装
置において、 該フリップフロップを構成する一対のトランジスタ（Ｑ
＿１、Ｑ＿２）のコレクタに、逆バイアスされたｐ−ｎ
接合（Ｄ＿３、Ｄ＿４）を接続したことを特徴とする半
導体記憶装置。 ２）ｐ−ｎ接合は、トランジスタのコレクタ領域となる
エピタキシャル成長層（ｎ−ｅｐｉ）と、該層に形成さ
れ、該層とは反対の導電型の基板に達し、該層とは反対
の導電型の拡散層（ｐ＾＋）とで形成されたことを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275737A JPH04151865A (ja) | 1990-10-15 | 1990-10-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275737A JPH04151865A (ja) | 1990-10-15 | 1990-10-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04151865A true JPH04151865A (ja) | 1992-05-25 |
Family
ID=17559688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2275737A Pending JPH04151865A (ja) | 1990-10-15 | 1990-10-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04151865A (ja) |
-
1990
- 1990-10-15 JP JP2275737A patent/JPH04151865A/ja active Pending
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