JPH04153752A - キャッシュ・メモリ制御装置 - Google Patents
キャッシュ・メモリ制御装置Info
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- JPH04153752A JPH04153752A JP2277640A JP27764090A JPH04153752A JP H04153752 A JPH04153752 A JP H04153752A JP 2277640 A JP2277640 A JP 2277640A JP 27764090 A JP27764090 A JP 27764090A JP H04153752 A JPH04153752 A JP H04153752A
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- JP
- Japan
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- data
- address
- ram
- cache
- memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、キャッシュ・メモリ装置の特にタグ・アドレ
スを格納するメモリのチエツクを行なうテスト機能を有
するキャッシュ・メモリ制御装置に関する。
スを格納するメモリのチエツクを行なうテスト機能を有
するキャッシュ・メモリ制御装置に関する。
（従来の技術）
従来、コンピュータシステムでは、ＣＰＵ（中央処理ユ
ニット）がメインメモリに格納されたデータを高速にア
クセスする場合に、その対象となるデータを高速バッフ
ァメモリに格納して、この高速バッファメモリから必要
なデータをアクセスするためのキャッシュやメモリ装置
が設けられている。
ニット）がメインメモリに格納されたデータを高速にア
クセスする場合に、その対象となるデータを高速バッフ
ァメモリに格納して、この高速バッファメモリから必要
なデータをアクセスするためのキャッシュやメモリ装置
が設けられている。
キャッシュ・メモリ装置は、高速バッファメモリである
キャッシュ・データＲＡＭ （リード／うイトメモリ）
、そのデータに対応するアドレスを格納するタグ・アド
レスＲＡＭ及びバリッドピットＲＡＭを備えている。バ
リッドピットＲＡＭはタグ・アドレスに対応するキャッ
シュ・データＲＡＭの記憶内容が有効であることを指示
するバリッド情報を格納するメモリである。ＣＰＵがア
クセス対象のデータに対応するセットアドレスを出力す
ると、このセットアドレスと一致するタグ・アドレスが
タグ・アドレスＲＡＭに格納されていれば、キャッシュ
・データＲＡＭがアクセスされる。
キャッシュ・データＲＡＭ （リード／うイトメモリ）
、そのデータに対応するアドレスを格納するタグ・アド
レスＲＡＭ及びバリッドピットＲＡＭを備えている。バ
リッドピットＲＡＭはタグ・アドレスに対応するキャッ
シュ・データＲＡＭの記憶内容が有効であることを指示
するバリッド情報を格納するメモリである。ＣＰＵがア
クセス対象のデータに対応するセットアドレスを出力す
ると、このセットアドレスと一致するタグ・アドレスが
タグ・アドレスＲＡＭに格納されていれば、キャッシュ
・データＲＡＭがアクセスされる。
ところで、キャッシュ・メモリ装置では、タグ・アドレ
スＲＡＭ及びバリッドピットＲＡＭに対して、ＣＰＵが
直接アクセスできるようには構成されていない。このた
め、ＣＰＵが直接アクセスして、特にタグ・アドレスＲ
ＡＭの故障チエツクのテスト処理を行なうことはできな
い。
スＲＡＭ及びバリッドピットＲＡＭに対して、ＣＰＵが
直接アクセスできるようには構成されていない。このた
め、ＣＰＵが直接アクセスして、特にタグ・アドレスＲ
ＡＭの故障チエツクのテスト処理を行なうことはできな
い。
（発明が解決しようとする課題）
キャッシュ・メモリ装置では、特にタグ・アドレスＲＡ
Ｍに対して、ＣＰＵが直接アクセスして、故障チエツク
のテスト処理を行な・うことはできない。従来では、プ
ログラムにより間接的に故障チエツクを行なうことは可
能であるが、必ずしも十分ではない。このため、キャッ
シュ・メモリ装置の信頼性を維持することは困難である
。
Ｍに対して、ＣＰＵが直接アクセスして、故障チエツク
のテスト処理を行な・うことはできない。従来では、プ
ログラムにより間接的に故障チエツクを行なうことは可
能であるが、必ずしも十分ではない。このため、キャッ
シュ・メモリ装置の信頼性を維持することは困難である
。
本発明の目的は、キャッシュ・メモリ装置の構成要素で
あるタグ・アドレスＲＡＭを直接アクセスして、故障チ
エツクのテスト処理を確実に実行できるキャッシュ・メ
モリ制御装置を提供することにある。
あるタグ・アドレスＲＡＭを直接アクセスして、故障チ
エツクのテスト処理を確実に実行できるキャッシュ・メ
モリ制御装置を提供することにある。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、キャッシュ・データメモリ手段、このキャッ
シュ・データメモリ手段に格納されるデータに対応する
アドレスを格納するタグ・アドレスメモリ手段およびメ
インメモリに対して入出力されるデータを転送するため
のデータバスおよびキャッシュ・データメモリ手段とを
接続する第１の双方向バッファ手段とを有するキャッシ
ュ・メモリ装置において、タグ・アドレスメモリ手段と
データバスとを接続する第２の双方向バッファ手段およ
び通常モード時に第１の双方向バッファ手段を有効にし
てキャッシュ・データメモリ手段をアクセスし、テスト
モード時には第１の双方向バッファ手段を無効にしかつ
＄２の双方向バッファ手段を有効にしてタグ・アドレス
メモリ手段の記憶内容をアクセスする制御手段とを備え
たキャッシュ・メモリ制御装置である。
シュ・データメモリ手段に格納されるデータに対応する
アドレスを格納するタグ・アドレスメモリ手段およびメ
インメモリに対して入出力されるデータを転送するため
のデータバスおよびキャッシュ・データメモリ手段とを
接続する第１の双方向バッファ手段とを有するキャッシ
ュ・メモリ装置において、タグ・アドレスメモリ手段と
データバスとを接続する第２の双方向バッファ手段およ
び通常モード時に第１の双方向バッファ手段を有効にし
てキャッシュ・データメモリ手段をアクセスし、テスト
モード時には第１の双方向バッファ手段を無効にしかつ
＄２の双方向バッファ手段を有効にしてタグ・アドレス
メモリ手段の記憶内容をアクセスする制御手段とを備え
たキャッシュ・メモリ制御装置である。
このような構成により、テストモード時には、タグ・ア
ドレスメモリ手段とデータバスとを接続し、制御手段（
ＣＰＵ）はデータ・アドレスメモリ手段を直接アクセス
することが可能となる。したがって、タグ・アドレスメ
モリ手段に対してテストデータをリード／ライトするこ
とにより、故障チエツクのテスト処理を実行することが
できる。
ドレスメモリ手段とデータバスとを接続し、制御手段（
ＣＰＵ）はデータ・アドレスメモリ手段を直接アクセス
することが可能となる。したがって、タグ・アドレスメ
モリ手段に対してテストデータをリード／ライトするこ
とにより、故障チエツクのテスト処理を実行することが
できる。
（実施例）
以下図面を参照して本発明の詳細な説明する。
ｊ１１図は同実施例に係わるキャッシュ・メモリ装置の
構成を示すブロック図である。本装置は、アドレスバス
１１に接続されたタグ・アドレスＲＡ Ｍ １２、バリ
ッドピットＲＡＭ１３及びキャッシュ・データＲＡＭ１
４を有する。アドレスバス１１は、ＣＰＵｌ０からのセ
ットアドレスを転送する。
構成を示すブロック図である。本装置は、アドレスバス
１１に接続されたタグ・アドレスＲＡ Ｍ １２、バリ
ッドピットＲＡＭ１３及びキャッシュ・データＲＡＭ１
４を有する。アドレスバス１１は、ＣＰＵｌ０からのセ
ットアドレスを転送する。
タグ・アドレスＲＡＭ１２は、キャッシュ・データＲＡ
Ｍ １４に格納されたデータに対応するタグφアドレ
スを格納するメモリである。バリッドピットＲＡ Ｍ
１３は、タグ・アドレスに対応するキャッシュ・データ
ＲＡＭの記憶内容が有効であることを指示するバリッド
情報を格納するメモリである。
Ｍ １４に格納されたデータに対応するタグφアドレ
スを格納するメモリである。バリッドピットＲＡ Ｍ
１３は、タグ・アドレスに対応するキャッシュ・データ
ＲＡＭの記憶内容が有効であることを指示するバリッド
情報を格納するメモリである。
キャッシュ・データＲＡＭ１４は、メインメモリ１７の
データの中で、高速アクセスの必要なデータを格納する
。
データの中で、高速アクセスの必要なデータを格納する
。
さらに、本装置は、コンパレータ１５、第１の双方向バ
ッファ１Ｂ及びアドレスバッファ２ｏを備えている。コ
ンパレータ１５は、タグ・アドレスＲＡＭ１２に格納さ
れたタグ・アドレス及びアドレスバス１１を通じて転送
されるＣＰＵがらのタグ・アドレスとを比較する。コン
パレータ１５は、比較結果が一致していればヒツト信号
■を制御回路１９に出方する。Ｍｌの双方向バッファ１
Ｂは、制御回路１９により制御されて、キャッシュ・デ
ータＲＡＭ１４とデータバス２２とを接続する。データ
バス２２は、ＣＰＵｌ０及びメインメモリ１７間のデー
タ転送を行なうためのバスである。アドレスバッファ２
０は、ＣＰＵｌ０か、らのタグ・アドレスを格納し、ヒ
ツト信号Ｈが無効の場合に、内部バス２１を通じてタグ
・アドレスＲＡＭ１２に出力する。制御回路１９は、キ
ャッシュ・メモリ装置の各構成要素の動作制御を実行す
る回路である。メモリ制御回路１８はメインメモリ１７
の動作Ｈａを実行する回路である。
ッファ１Ｂ及びアドレスバッファ２ｏを備えている。コ
ンパレータ１５は、タグ・アドレスＲＡＭ１２に格納さ
れたタグ・アドレス及びアドレスバス１１を通じて転送
されるＣＰＵがらのタグ・アドレスとを比較する。コン
パレータ１５は、比較結果が一致していればヒツト信号
■を制御回路１９に出方する。Ｍｌの双方向バッファ１
Ｂは、制御回路１９により制御されて、キャッシュ・デ
ータＲＡＭ１４とデータバス２２とを接続する。データ
バス２２は、ＣＰＵｌ０及びメインメモリ１７間のデー
タ転送を行なうためのバスである。アドレスバッファ２
０は、ＣＰＵｌ０か、らのタグ・アドレスを格納し、ヒ
ツト信号Ｈが無効の場合に、内部バス２１を通じてタグ
・アドレスＲＡＭ１２に出力する。制御回路１９は、キ
ャッシュ・メモリ装置の各構成要素の動作制御を実行す
る回路である。メモリ制御回路１８はメインメモリ１７
の動作Ｈａを実行する回路である。
また、本装置は、テストモード信号生成回路３０及び第
２の双方向バッファ３１を備えている。テストモード信
号生成回路８ａは、ＣＰＵｌ０からの指示（Ｉ１０アク
セス）に応じて、タグ・アドレスＲＡＭ１２及びバリッ
ドビットＲＡ Ｍ １３のそれぞれの故障チエツクのテ
スト処理を実行するためのテストモード信号ＴＭを出力
する。第２の双方向バッファ３１は、テストモード時に
制御回路１９により制御されて、内部バス２１とデータ
バス２２とを接続する。
２の双方向バッファ３１を備えている。テストモード信
号生成回路８ａは、ＣＰＵｌ０からの指示（Ｉ１０アク
セス）に応じて、タグ・アドレスＲＡＭ１２及びバリッ
ドビットＲＡ Ｍ １３のそれぞれの故障チエツクのテ
スト処理を実行するためのテストモード信号ＴＭを出力
する。第２の双方向バッファ３１は、テストモード時に
制御回路１９により制御されて、内部バス２１とデータ
バス２２とを接続する。
テストモード信号生成回路３０はアドレスバス３２及び
制御線３３に接続されている。テストモード信号生成回
路３０は、第２図に示すように、レジスタ３０ａ１ナン
ド回路３０ｂ及びフリップフロップ３０ｅを備えている
。レジスタ３０ａは、アドレスバス３２から転送される
特定のアドレスＡを格納する。ナンド回路Ｂｏｂは、レ
ジスタ３０ａからの出力及び制御線３３を通じて転送さ
れる制御信号（例えばライト制御信号ＷＴ）に基づいて
、クロックパルスをフリップフロップ３０Ｃのクロック
端子ＣＫに出力する。フリップフロップＢｏａは、ナン
ド回路３０ｂからのクロックパルスに応じてテストモー
ド信号ＴＭを出力する。
制御線３３に接続されている。テストモード信号生成回
路３０は、第２図に示すように、レジスタ３０ａ１ナン
ド回路３０ｂ及びフリップフロップ３０ｅを備えている
。レジスタ３０ａは、アドレスバス３２から転送される
特定のアドレスＡを格納する。ナンド回路Ｂｏｂは、レ
ジスタ３０ａからの出力及び制御線３３を通じて転送さ
れる制御信号（例えばライト制御信号ＷＴ）に基づいて
、クロックパルスをフリップフロップ３０Ｃのクロック
端子ＣＫに出力する。フリップフロップＢｏａは、ナン
ド回路３０ｂからのクロックパルスに応じてテストモー
ド信号ＴＭを出力する。
次に、同実施例の動作を説明する。
先ず、通常モード（ステップＳ１のＮｏ）では、第２の
双方向バッファ８１は、制御回路１９の制御により動作
無効の状態である（ステップ８２）。したがって、内部
バス２１とデータバス２２とは切り離された状態である
。
双方向バッファ８１は、制御回路１９の制御により動作
無効の状態である（ステップ８２）。したがって、内部
バス２１とデータバス２２とは切り離された状態である
。
このような状態で、ＣＰＵｌ０からセットアドレスが出
力されると、制御回路１９の制御により、タグ・アドレ
スＲＡＭ１２からタグやアドレスが読出される。コンパ
レータ１５は、タグ・アドレスＲＡＭ１２からのタグ・
アドレスとＣＰＵｌ０からのタグ・アドレスとを比較す
る（ステップＳ３）。
力されると、制御回路１９の制御により、タグ・アドレ
スＲＡＭ１２からタグやアドレスが読出される。コンパ
レータ１５は、タグ・アドレスＲＡＭ１２からのタグ・
アドレスとＣＰＵｌ０からのタグ・アドレスとを比較す
る（ステップＳ３）。
このとき、バリッドピットＲＡＭ１３は、制御回路１９
の制御により、タグ・アドレスに対応するキャッシュ・
データＲＡ Ｍ １４の内容が有効であるときに、バリ
ッド信号を出力する。ここで、バリッドビットＲＡ Ｍ
１３には、メイン−メモリ１７からのデータをキャッ
シュ・データＲＡ Ｍ １４にコピーしたときに、バリ
ッドピット（フラグ）がセットされている。コンパレー
タ１５は、バリッドビットＲＡＭ１３からバリッド信号
が出力されて、かつ比較結果が一致の場合にヒツト信号
Ｈを出力する。
の制御により、タグ・アドレスに対応するキャッシュ・
データＲＡ Ｍ １４の内容が有効であるときに、バリ
ッド信号を出力する。ここで、バリッドビットＲＡ Ｍ
１３には、メイン−メモリ１７からのデータをキャッ
シュ・データＲＡ Ｍ １４にコピーしたときに、バリ
ッドピット（フラグ）がセットされている。コンパレー
タ１５は、バリッドビットＲＡＭ１３からバリッド信号
が出力されて、かつ比較結果が一致の場合にヒツト信号
Ｈを出力する。
コンパレータ１５からヒツト信号Ｈが出力されるト（ス
テｙ）Ｓ ４ノＹＥ Ｓ） 、制御［１ｆｌｔｉ１９ハ
ｉｉ １の双方向バッファ１６を有効にする。これによ
り、キャッシュ・データＲＡ Ｍ １４とデータバス２
２とが接続される。制御回路１９は、キャッシュ・デー
タＲＡＭ１４を制御して、ＣＰＵからのセットアドレス
に対応するデータをキャッシュ・データＲＡＭ１４から
読出す（ステップ８５）。キャッシュ・データＲＡＭ１
４から読出されたデータは、第１の双方向バッファ１０
を通じてデータバス２２に出力されて、ＣＰＵＩＧに転
送される（ステップＳ６）。
テｙ）Ｓ ４ノＹＥ Ｓ） 、制御［１ｆｌｔｉ１９ハ
ｉｉ １の双方向バッファ１６を有効にする。これによ
り、キャッシュ・データＲＡ Ｍ １４とデータバス２
２とが接続される。制御回路１９は、キャッシュ・デー
タＲＡＭ１４を制御して、ＣＰＵからのセットアドレス
に対応するデータをキャッシュ・データＲＡＭ１４から
読出す（ステップ８５）。キャッシュ・データＲＡＭ１
４から読出されたデータは、第１の双方向バッファ１０
を通じてデータバス２２に出力されて、ＣＰＵＩＧに転
送される（ステップＳ６）。
一方、コンパレータ１５での比較結果が不一致、または
バリッド信号が出力されない状態（キャッシュ・データ
ＲＡＭ１４の内容が無効）の場合には、ヒツト信号Ｈは
出力されない（ステップＳ４のＮｏ）。この場合には、
ＣＰＵｌ０からのセットアドレスに対応するデータが、
メインメモリ１７から読出されて、データバス２２に出
力される（ステップＳ７）。ＣＰＵＩＧからのタグ−ア
ドレスは、制御回路１９の制御により、アドレスバッフ
ァ２０に格納される。このアドレスバッファ２０に格納
されたタグ・アドレスが、内部データバス２１を通じて
タグ拳アドレスＲＡＭ１２に格納される（ステップＳ８
）。このとき、バリッドピットＲＡ Ｍ １８には、バ
リッドビット（フラグ）がセットされる。制御回路１９
は第１の双方向バッファ１Ｂを有効にして、メインメモ
リ１７から読出されたデータをキャッシュ・データＲＡ
Ｍ１４に格納する（ステップ８９）。
バリッド信号が出力されない状態（キャッシュ・データ
ＲＡＭ１４の内容が無効）の場合には、ヒツト信号Ｈは
出力されない（ステップＳ４のＮｏ）。この場合には、
ＣＰＵｌ０からのセットアドレスに対応するデータが、
メインメモリ１７から読出されて、データバス２２に出
力される（ステップＳ７）。ＣＰＵＩＧからのタグ−ア
ドレスは、制御回路１９の制御により、アドレスバッフ
ァ２０に格納される。このアドレスバッファ２０に格納
されたタグ・アドレスが、内部データバス２１を通じて
タグ拳アドレスＲＡＭ１２に格納される（ステップＳ８
）。このとき、バリッドピットＲＡ Ｍ １８には、バ
リッドビット（フラグ）がセットされる。制御回路１９
は第１の双方向バッファ１Ｂを有効にして、メインメモ
リ１７から読出されたデータをキャッシュ・データＲＡ
Ｍ１４に格納する（ステップ８９）。
次に、ＣＰＵｌ０からテストモードが指示されると、テ
ストモード信号生成回路３０は、テストそ−ド信号ＴＭ
を制御回路１９に出力する。ここで、テストモード信号
生成回路３０は、例えばＣＰＵｌ０が１１０ポートの特
定アドレス（アドレスＡ）をアクセスし、制御線３３を
通じてライト制御信号（ライトサイクル）が転送された
場合に、テストモードが指示されたと判定する。
ストモード信号生成回路３０は、テストそ−ド信号ＴＭ
を制御回路１９に出力する。ここで、テストモード信号
生成回路３０は、例えばＣＰＵｌ０が１１０ポートの特
定アドレス（アドレスＡ）をアクセスし、制御線３３を
通じてライト制御信号（ライトサイクル）が転送された
場合に、テストモードが指示されたと判定する。
制御回路１９は、テストモード信号ＴＭの入力に応じて
、第２の双方向バッファ３１を有効にする（ステップ５
１０）。また、制御回路１９は、アドレスバッファ２０
及び第１の双方向バッファ１６を無効にする（ステップ
５１１）。第２の双方向バッファ３１により、内部バス
２１とデータバス２２とが接続される。第１の双方向バ
ッファ１Ｂの無効状態により、キャッシュ・データＲＡ
Ｍ １４とデータバス２２とが切り離された状態とな
る。さらに、制御回路１９は、メモリ制御回路１８を通
じて、メインメモリ１７をアクセス可能状態にする（ス
テップ５１２）。
、第２の双方向バッファ３１を有効にする（ステップ５
１０）。また、制御回路１９は、アドレスバッファ２０
及び第１の双方向バッファ１６を無効にする（ステップ
５１１）。第２の双方向バッファ３１により、内部バス
２１とデータバス２２とが接続される。第１の双方向バ
ッファ１Ｂの無効状態により、キャッシュ・データＲＡ
Ｍ １４とデータバス２２とが切り離された状態とな
る。さらに、制御回路１９は、メモリ制御回路１８を通
じて、メインメモリ１７をアクセス可能状態にする（ス
テップ５１２）。
また、制御回路１９は、タグ・アドレスＲＡＭ１２及び
バリッドビットＲＡＭ１３に対して、ＣＰＵｌ０からの
所定のタグ・アドレスのり−ド／ライトを有効にする（
ステップ８１３）。ＣＰＵｌ０は、タグ・アドレスＲＡ
Ｍ１２及びバリッドピットＲＡＭ１３に対して、テスト
データをリード／ライトし、故障チエツク処理を実行す
る（ステップ５１４）。
バリッドビットＲＡＭ１３に対して、ＣＰＵｌ０からの
所定のタグ・アドレスのり−ド／ライトを有効にする（
ステップ８１３）。ＣＰＵｌ０は、タグ・アドレスＲＡ
Ｍ１２及びバリッドピットＲＡＭ１３に対して、テスト
データをリード／ライトし、故障チエツク処理を実行す
る（ステップ５１４）。
即ち、ＣＰＵｌ０は、例えばメインメモリ１７の所定ア
ドレスに予め格納したテストデータを読出し、データバ
ス２２と内部バス２１を通じてタグ・アドレスＲＡＭ１
２の所定タグ・アドレスに書込む。次に、ＣＰＵｌ０は
、タグ・アドレスＲＡＭＬ２からテストデータを読出し
、内部バス２１とデータバス２２を通じてメインメモリ
１７に格納する。ＣＰＵＩＤは、メインメモリ１７から
タグ・アドレスＲＡ Ｍ １２からの読出しデータとテ
ストデータとを比較し、比較結果が一致であれば正常で
あると判定し、不一致であれば故障と判定する。
ドレスに予め格納したテストデータを読出し、データバ
ス２２と内部バス２１を通じてタグ・アドレスＲＡＭ１
２の所定タグ・アドレスに書込む。次に、ＣＰＵｌ０は
、タグ・アドレスＲＡＭＬ２からテストデータを読出し
、内部バス２１とデータバス２２を通じてメインメモリ
１７に格納する。ＣＰＵＩＤは、メインメモリ１７から
タグ・アドレスＲＡ Ｍ １２からの読出しデータとテ
ストデータとを比較し、比較結果が一致であれば正常で
あると判定し、不一致であれば故障と判定する。
このようにして、テストモード時に、第２の双方向バッ
ファ３１により内部バス２１とデータバス２２とを接続
し、ＣＰＵｌ０が、タグ・アドレスＲＡＭ１２及びバリ
ッドビットＲＡＭ１３を、直接にアクセスする。したが
って、ＣＰＵＩＧは、タグ・アドレスＲＡＭ１２又はバ
リッドビットＲＡＭ１３に対して、予め用意したテスト
データをリード／ライトし、各メモリの故障チエツク処
理を実行する。これにより、タグ・アドレスＲＡＭ１２
及びバリッドピッ）ＲＡＭＩ：Ｉに対して、従来では故
障チエツクを間接的にしかできなかったが、本発明によ
れば、ＣＰＵＩＧが直接に故障チエツク処理を実行する
ことができる。
ファ３１により内部バス２１とデータバス２２とを接続
し、ＣＰＵｌ０が、タグ・アドレスＲＡＭ１２及びバリ
ッドビットＲＡＭ１３を、直接にアクセスする。したが
って、ＣＰＵＩＧは、タグ・アドレスＲＡＭ１２又はバ
リッドビットＲＡＭ１３に対して、予め用意したテスト
データをリード／ライトし、各メモリの故障チエツク処
理を実行する。これにより、タグ・アドレスＲＡＭ１２
及びバリッドピッ）ＲＡＭＩ：Ｉに対して、従来では故
障チエツクを間接的にしかできなかったが、本発明によ
れば、ＣＰＵＩＧが直接に故障チエツク処理を実行する
ことができる。
［発明の効果］
以上詳述したように本発明によれば、キャッシュ・メモ
リ装置の構成要素であるタグ・アドレスメモリ手段また
はバリッドピットメモリ手段に対して、ＣＰＵが直接ア
クセスして、故障チエツクのテスト処理を確実に実行で
きる。したがって、結果的にキャッシュ・メモリ装置の
信頼性を維持し、キャッシュ・メモリ装置を使用するコ
ンピュータシステムの信頼性の向上を実現することが可
能となる。
リ装置の構成要素であるタグ・アドレスメモリ手段また
はバリッドピットメモリ手段に対して、ＣＰＵが直接ア
クセスして、故障チエツクのテスト処理を確実に実行で
きる。したがって、結果的にキャッシュ・メモリ装置の
信頼性を維持し、キャッシュ・メモリ装置を使用するコ
ンピュータシステムの信頼性の向上を実現することが可
能となる。
第１図は本発明の実施例に係わるキャッシュ・メモリ装
置の構成を示すブロック図、第２図は同実施例に係わる
テストモード信号生成回路の構成を示すブロック図、第
３図及び第４図はそれぞれ同実施例の動作を説明するた
めのフローチャートである。 １２・・・タグ・アドレスＲＡＭ、１４・・・キャッシ
ュ・データＲＡＭ、Ｌｆｉ・・・第１の双方向バッファ
、２１・・・内部バス、２２・・・データバス、３０・
・・テストモード信号生成回路、３１・・・第２の双方
向バッファ。 出願人代理人 弁理士 鈴江武彦 ム Σ ト 中 第 図
置の構成を示すブロック図、第２図は同実施例に係わる
テストモード信号生成回路の構成を示すブロック図、第
３図及び第４図はそれぞれ同実施例の動作を説明するた
めのフローチャートである。 １２・・・タグ・アドレスＲＡＭ、１４・・・キャッシ
ュ・データＲＡＭ、Ｌｆｉ・・・第１の双方向バッファ
、２１・・・内部バス、２２・・・データバス、３０・
・・テストモード信号生成回路、３１・・・第２の双方
向バッファ。 出願人代理人 弁理士 鈴江武彦 ム Σ ト 中 第 図
Claims (1)
- 【特許請求の範囲】 メインメモリに格納されるデータの一部を格納するキャ
ッシュ・データメモリ手段と、 このキャッシュ・データメモリ手段に格納されるデータ
に対応するアドレスを格納するタグ・アドレスメモリ手
段と、 前記メインメモリに対して入出力されるデータを転送す
るためのデータバスおよび前記キャッシュ・データメモ
リ手段とを接続する第１の双方向バッファ手段と、 前記タグ・アドレスメモリ手段と前記データバスとを接
続する第２の双方向バッファ手段と、通常モード時に前
記第１の双方向バッファ手段を有効にして前記キャッシ
ュ・データメモリ手段をアクセスし、テストモード時に
は前記第１の双方向バッファ手段を無効にしかつ前記第
２の双方向バッファ手段を有効にして前記タグ・アドレ
スメモリ手段の記憶内容をアクセスする制御手段とを具
備したことを特徴とするキャッシュ・メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277640A JPH04153752A (ja) | 1990-10-18 | 1990-10-18 | キャッシュ・メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277640A JPH04153752A (ja) | 1990-10-18 | 1990-10-18 | キャッシュ・メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153752A true JPH04153752A (ja) | 1992-05-27 |
Family
ID=17586250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277640A Pending JPH04153752A (ja) | 1990-10-18 | 1990-10-18 | キャッシュ・メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04153752A (ja) |
-
1990
- 1990-10-18 JP JP2277640A patent/JPH04153752A/ja active Pending
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