JPH04154168A - イメージセンサの製造方法 - Google Patents
イメージセンサの製造方法Info
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- JPH04154168A JPH04154168A JP2277815A JP27781590A JPH04154168A JP H04154168 A JPH04154168 A JP H04154168A JP 2277815 A JP2277815 A JP 2277815A JP 27781590 A JP27781590 A JP 27781590A JP H04154168 A JPH04154168 A JP H04154168A
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- doped
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F71/00—Manufacture or treatment of devices covered by this subclass
- H10F71/10—Manufacture or treatment of devices covered by this subclass the devices comprising amorphous semiconductor material
- H10F71/103—Manufacture or treatment of devices covered by this subclass the devices comprising amorphous semiconductor material including only Group IV materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はファクシミリ等の入力部に使用されるイメージ
センサに係り、特に薄膜積層構造の受光素子がビット毎
に分離する構造のイメージセンサ、例えばフォトダイオ
ードとブロッキングダイオードとを極性を逆向きに直列
に接続した受光素子を複数個ライン状に並べて形成され
るイメージセンサの製造方法に関する。
センサに係り、特に薄膜積層構造の受光素子がビット毎
に分離する構造のイメージセンサ、例えばフォトダイオ
ードとブロッキングダイオードとを極性を逆向きに直列
に接続した受光素子を複数個ライン状に並べて形成され
るイメージセンサの製造方法に関する。
（従来の技術）
従来、ファクシミリ等の画像読み取りに使用されるイメ
ージセンサは、例えば第７図に示すように、フォトダイ
オードＰＤＩとブロッキングダイオードとして機能する
フォトダイオードＰＤ２とが互いに逆極性になるように
直列に接続して一つの受光素子７０を形成し、この受光
素子７０を複数個ライン状に並べて構成するものが提案
されている。前記フォトダイオードＰＤＩ及びフォトダ
イオードＰＤ２は、下部電極（金属電極）７２゜光電変
換層（ａ−３ｔ（アモルファスシリコン）層）７３．上
部電極（透明電極）７４を順次基板７１上に積層した薄
膜サンドイッチ構造で形成されている。
ージセンサは、例えば第７図に示すように、フォトダイ
オードＰＤＩとブロッキングダイオードとして機能する
フォトダイオードＰＤ２とが互いに逆極性になるように
直列に接続して一つの受光素子７０を形成し、この受光
素子７０を複数個ライン状に並べて構成するものが提案
されている。前記フォトダイオードＰＤＩ及びフォトダ
イオードＰＤ２は、下部電極（金属電極）７２゜光電変
換層（ａ−３ｔ（アモルファスシリコン）層）７３．上
部電極（透明電極）７４を順次基板７１上に積層した薄
膜サンドイッチ構造で形成されている。
上記イメージセンサの信号の読み出しについて第８図を
参照して説明する。
参照して説明する。
すなわち、シフトレジスタＳＲによってフォトダイオー
ドＰＤＩが走査されて順次信号が印加され、逆バイアス
されたフォトダイオードＰＤＩに電荷が充電される。そ
して、走査が一巡する間にフォトダイオードＰＤＩに光
が照射され、その光の照射光量に応じた電荷が放電され
る。そして、次に読み出しパルスをシフトレジスタＳＲ
によって順次印加し、各フォトダイオードＰＤＩに前記
放電量に応じた電荷が再充電され、再充電により流れる
電流を読取回路８０を介して読み取ることにより時系列
的に各画像信号を抽出するものである（特開昭５８−５
６３６３号公報参照）。
ドＰＤＩが走査されて順次信号が印加され、逆バイアス
されたフォトダイオードＰＤＩに電荷が充電される。そ
して、走査が一巡する間にフォトダイオードＰＤＩに光
が照射され、その光の照射光量に応じた電荷が放電され
る。そして、次に読み出しパルスをシフトレジスタＳＲ
によって順次印加し、各フォトダイオードＰＤＩに前記
放電量に応じた電荷が再充電され、再充電により流れる
電流を読取回路８０を介して読み取ることにより時系列
的に各画像信号を抽出するものである（特開昭５８−５
６３６３号公報参照）。
上記読み取り方法において、フォトダイオードＰＤ２は
スイッチングダイオードとして働くので、大きい順方向
電流が得られる構造が望ましい。従って、金属電極とａ
−５ｉ層（ノンドープ）とが接するショットキー構造よ
り、金属電極とａ−３ｉ層（ノンドープ）との間にのド
ープピングミＳｉ層を介在させたオーミックコンタクト
構造をとることが有効となる。
スイッチングダイオードとして働くので、大きい順方向
電流が得られる構造が望ましい。従って、金属電極とａ
−５ｉ層（ノンドープ）とが接するショットキー構造よ
り、金属電極とａ−３ｉ層（ノンドープ）との間にのド
ープピングミＳｉ層を介在させたオーミックコンタクト
構造をとることが有効となる。
上記構造を得るため従来の製造方法は、基板上にクロム
（Ｃ「）等の金属を全面着膜し、フォトリソ法によりパ
ターニングして下部電極を形成し、次いでドーピングａ
−Ｓｉ膜、ノンドープａ−３ｉ膜を連続して着膜し、フ
ォトリソ法によりパタニングしてドーピングａ−５ｉ層
、ノンドープａ−３ｉ層を形成していた。
（Ｃ「）等の金属を全面着膜し、フォトリソ法によりパ
ターニングして下部電極を形成し、次いでドーピングａ
−Ｓｉ膜、ノンドープａ−３ｉ膜を連続して着膜し、フ
ォトリソ法によりパタニングしてドーピングａ−５ｉ層
、ノンドープａ−３ｉ層を形成していた。
（発明が解決しようとする課題）
しかしながら従来の製造方法によると、ドーピングａ−
Ｓｉ層７３ａは、例えば第７図に示すように、ノンドー
プａ−３ｉ層７３ｂと同一パタンに形成されてしまう。
Ｓｉ層７３ａは、例えば第７図に示すように、ノンドー
プａ−３ｉ層７３ｂと同一パタンに形成されてしまう。
従って、光電変換層７３のうち光電変換に使用されるエ
リア外にドーピングａ−Ｓｉ層７３ａが存在するので、
この部分が大きな容量部となり検出される信号出力が小
さくなるという問題点があった。
リア外にドーピングａ−Ｓｉ層７３ａが存在するので、
この部分が大きな容量部となり検出される信号出力が小
さくなるという問題点があった。
そこで、ドーピングａ−５ｉ層と下部電極７２の大きさ
を同一にするため、第６図（ａ）乃至（ｇ）に示すよう
に、基板７１上にクロム７２′を着膜（第６図（ａ））
、クロム７２′をパタニングして下部電極７２を形成
（第６図（ｂ））、ドーピングしたａ−３ｉ膜７３ａ′
を着膜（第６図（Ｃ）） 、これをバターニングしてド
ーピングａ−３ｉ層７３ａを形成（第６図（ｄ））、ノ
ン）’−プａ−５ｉ膜７３ｂ′及び酸化インジウム・ス
ズ膜７４′を着膜（第６図（ｅ）） 、これらをパター
ニングしてノンドープａ−Ｓｉ層７３ｂ及び透明電極７
４を形成（第６図（ｆ））、絶縁層７５の着膜及びパタ
ーニング、配線金属７６の着膜及びバターニング（第６
図（ｇ））を順次行なう方法が提案されている。
を同一にするため、第６図（ａ）乃至（ｇ）に示すよう
に、基板７１上にクロム７２′を着膜（第６図（ａ））
、クロム７２′をパタニングして下部電極７２を形成
（第６図（ｂ））、ドーピングしたａ−３ｉ膜７３ａ′
を着膜（第６図（Ｃ）） 、これをバターニングしてド
ーピングａ−３ｉ層７３ａを形成（第６図（ｄ））、ノ
ン）’−プａ−５ｉ膜７３ｂ′及び酸化インジウム・ス
ズ膜７４′を着膜（第６図（ｅ）） 、これらをパター
ニングしてノンドープａ−Ｓｉ層７３ｂ及び透明電極７
４を形成（第６図（ｆ））、絶縁層７５の着膜及びパタ
ーニング、配線金属７６の着膜及びバターニング（第６
図（ｇ））を順次行なう方法が提案されている。
ところが上記製造方法によると、下部電極７２とドーピ
ングａ−３ｔ層７３ａはそれぞれ別のマスクによるレジ
ストパターンを形成してバターニングされるので、第９
図（ａ）（ｂ）に示すように下部電極７２とドーピング
ａ−３ｉ層７３ａを同−幅で形成しようとする場合、マ
スクずれにより下部電極７２外に存在するドーピングａ
−３ｉ層７３ａが容量部を形成し、前記従来例の製造方
法と同様に検出される信号出力が小さくなるという問題
点かあった。
ングａ−３ｔ層７３ａはそれぞれ別のマスクによるレジ
ストパターンを形成してバターニングされるので、第９
図（ａ）（ｂ）に示すように下部電極７２とドーピング
ａ−３ｉ層７３ａを同−幅で形成しようとする場合、マ
スクずれにより下部電極７２外に存在するドーピングａ
−３ｉ層７３ａが容量部を形成し、前記従来例の製造方
法と同様に検出される信号出力が小さくなるという問題
点かあった。
また、ドーピングａ−３ｉ層７３ａが下部電極７２から
はみ出すことを防ぐため、ドーピングａ−５ｉ層７３ａ
のエリアを小さめにパターニングすることも考えられる
が（第９図（ｃ）） 、下部電極７２を有効に利用する
ことができないという欠点がある。
はみ出すことを防ぐため、ドーピングａ−５ｉ層７３ａ
のエリアを小さめにパターニングすることも考えられる
が（第９図（ｃ）） 、下部電極７２を有効に利用する
ことができないという欠点がある。
本発明は上記実情に鑑みてなされたもので、二つのフォ
トダイオード同士を極性を逆向きに直列に接続した受光
素子を複数個ライン状に並べて形成されるイメージセン
サにおいて、高感度のイメジセンサを得ることができる
製造方法を提供することを目的とする。
トダイオード同士を極性を逆向きに直列に接続した受光
素子を複数個ライン状に並べて形成されるイメージセン
サにおいて、高感度のイメジセンサを得ることができる
製造方法を提供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解消するため請求項１に係るイメ
ージセンサの製造方法は、次の工程を具備することを特
徴としている。
ージセンサの製造方法は、次の工程を具備することを特
徴としている。
第１の工程として、基板上に金属膜を着膜する。
第２の工程として、該金属膜上にドーピングａＳｉ膜を
着膜する。
着膜する。
第３の工程として、該ドーピングａ−３ｉ膜及び前記金
属膜をフォトリソ法により連続してエツチングしてドー
ピンクａ−５ｉ層及び電極を形成する。
属膜をフォトリソ法により連続してエツチングしてドー
ピンクａ−５ｉ層及び電極を形成する。
第４の工程として、ドーピングａ−３ｉ層にリエッチ処
理を施す。
理を施す。
第５の工程として、前工程で形成された電極層及びドー
ピングａ−５ｉ層を覆うようにノンドブａ−５ｉ膜を着
膜する。
ピングａ−５ｉ層を覆うようにノンドブａ−５ｉ膜を着
膜する。
第６の工程として、該ノンドープａ−５ｉ膜上に透明導
電膜を着膜する。
電膜を着膜する。
第７の工程として、該透明導電膜及び前記ノンドープａ
−３ｉ膜をフォトリソ法によりエツチングして透明電極
及びノンドープａ−５ｉ層を形成する。
−３ｉ膜をフォトリソ法によりエツチングして透明電極
及びノンドープａ−５ｉ層を形成する。
また、請求項２に係るイメージセンサの製造方法は、次
の工程を具備することを特徴としている。
の工程を具備することを特徴としている。
第１の工程として、基板上に絶縁層を形成する。
第２の工程として、該絶縁層上に金属膜を着膜する。
第３の工程として、該金属膜上にドーピングａ−５ｉ膜
を着膜する。
を着膜する。
第４の工程として、該ドーピングａ−３ｉ膜及び前記金
属膜をフォトリソ法により連続してエツチングしてドー
ピングａ−３ｉ層及び電極を形成する。
属膜をフォトリソ法により連続してエツチングしてドー
ピングａ−３ｉ層及び電極を形成する。
第５の工程として、ドーピングａ−５ｉ層にリエッチ処
理を施す。
理を施す。
第６の工程として、前工程で形成された電極層及びドー
ピングａ−Ｓｉ層を覆うようにノンドブａ−５ｉ膜を着
膜する。
ピングａ−Ｓｉ層を覆うようにノンドブａ−５ｉ膜を着
膜する。
第７の工程として、該ノンドープａ−５ｉ膜上に透明導
電膜を着膜する。
電膜を着膜する。
第８の工程として、該透明導電膜及び前記ノンドープａ
−８ｉ膜をフォトリソ法によりエツチングして透明電極
及びノンドープａ−３ｉ層を形成する。
−８ｉ膜をフォトリソ法によりエツチングして透明電極
及びノンドープａ−３ｉ層を形成する。
（作用）
請求項１の発明方法によれば、電極及びドーピングａ−
５ｉ層をフォトリソ法により同一レシストパターンを用
いて連続してエツチングし、ドピングａ−３ｉ層にリエ
ッチ処理を施したので、電極とドーピングａ−３ｉ層と
を同一幅の形状にすることができる。
５ｉ層をフォトリソ法により同一レシストパターンを用
いて連続してエツチングし、ドピングａ−３ｉ層にリエ
ッチ処理を施したので、電極とドーピングａ−３ｉ層と
を同一幅の形状にすることができる。
また、請求項２の発明方法によれば、電極の下層に保護
膜を形成したので、ドーピングａ−５ｔ層にリエッチ処
理を施す際に基板に損傷を与えることを防止することが
できる。
膜を形成したので、ドーピングａ−５ｔ層にリエッチ処
理を施す際に基板に損傷を与えることを防止することが
できる。
（実施例）
本発明方法で作製されたイメージセンサの受光素子部分
について第１図（ｆ）を参照しながら説明する。
について第１図（ｆ）を参照しながら説明する。
この受光素子７０は、ガラス基板１と、クロム（Ｃｒ）
等の金属電極２．ドーピングａ−３ｉ層３、ノンドープ
ａ−３ｉ層４．酸化インジウム・スズ等の透明導電膜で
形成された透明電極５．ボリイミド等の絶縁層６を前記
ガラス基板１上に順次積層およびバターニングして形成
したフォトダイオードＰＤＩ及びフォトダイオードＰＤ
２と、フォトダイオードＰＤＩ及びＰＤ２を覆う層間絶
縁膜６と、この層間絶縁膜６に形成されたコンタクト孔
７と、このコンタクト孔７を介して前記フォトダイオー
ドＰＤＩ及ＰＤ２の透明電極５にバリヤメタル層８を介
して接続される引き出し配線９と、から構成されている
。フォトダイオードＰＤ２はスイッチングダイオードと
して働くブロッキングダイオードとして機能している。
等の金属電極２．ドーピングａ−３ｉ層３、ノンドープ
ａ−３ｉ層４．酸化インジウム・スズ等の透明導電膜で
形成された透明電極５．ボリイミド等の絶縁層６を前記
ガラス基板１上に順次積層およびバターニングして形成
したフォトダイオードＰＤＩ及びフォトダイオードＰＤ
２と、フォトダイオードＰＤＩ及びＰＤ２を覆う層間絶
縁膜６と、この層間絶縁膜６に形成されたコンタクト孔
７と、このコンタクト孔７を介して前記フォトダイオー
ドＰＤＩ及ＰＤ２の透明電極５にバリヤメタル層８を介
して接続される引き出し配線９と、から構成されている
。フォトダイオードＰＤ２はスイッチングダイオードと
して働くブロッキングダイオードとして機能している。
バリヤメタル層８は引き出し配線９と同じバタン形状で
形成され、高融点金属（例えばＴｉ。
形成され、高融点金属（例えばＴｉ。
ＴｉＮ、Ｎｉ、Ｃｒ、Ｔａ、Ｍｏ、Ｗ）又はこれらの合
金を材料としている。
金を材料としている。
フォトダイオードＰＤＩ、ＰＤ２の金属電極２は、受光
エリアの面積と同じ大きさで形成されている。すなわち
、フォトダイオードＰＤＩ、ＰＤ２の金属電極２はドー
ピングａ−５ｉ層３と同一幅の形状で形成され、引き出
し配線９の下方位置に金属電極２が存在しないように構
成されている。
エリアの面積と同じ大きさで形成されている。すなわち
、フォトダイオードＰＤＩ、ＰＤ２の金属電極２はドー
ピングａ−５ｉ層３と同一幅の形状で形成され、引き出
し配線９の下方位置に金属電極２が存在しないように構
成されている。
また、引き出し配線９の一方は、金属電極２と同時に形
成された共通電極配線１０にコンタクト孔７を介して接
続されている。
成された共通電極配線１０にコンタクト孔７を介して接
続されている。
上記構造の受光素子７０はアレイ状に複数配置され（第
８図）、各受光素子７０はそれぞれ共通電極配線１０に
接続されている。この共通電極配線１０の一端には読取
回路８０か接続され、各ビットの信号出力を読み取るよ
うになっている。
８図）、各受光素子７０はそれぞれ共通電極配線１０に
接続されている。この共通電極配線１０の一端には読取
回路８０か接続され、各ビットの信号出力を読み取るよ
うになっている。
この受光素子の製造方法について第１図（ａ）乃至（ｆ
）を参照しながら説明する。
）を参照しながら説明する。
ガラス基板１上にクロム（Ｃｒ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）等の金属膜２′を蒸着又はスパッタ法に
より７００八程度の膜厚に着膜する。
ンタル（Ｔａ）等の金属膜２′を蒸着又はスパッタ法に
より７００八程度の膜厚に着膜する。
次に、ドーピングしたａ−３ｉ膜（ｎ型またはｐ型）３
′をＰ−ＣＶＤ法により着膜する。ドーピングａ−５ｉ
膜３′は、ｎ型の場合には１００％のシラン（ＳｉＨ，
）ガスに１％のホスフィン（ＰＨ，）をドーピングした
ガスを用いる。ｐ型の場合には１００％のシラン（Ｓｉ
Ｈ，）に１％のジボランＢ、 Ｈ，をドーピングしたガ
スを用いる。また、着膜温度は１８０〜３００℃とし、
膜厚は１００ＯＡ以下程度に形成する。
′をＰ−ＣＶＤ法により着膜する。ドーピングａ−５ｉ
膜３′は、ｎ型の場合には１００％のシラン（ＳｉＨ，
）ガスに１％のホスフィン（ＰＨ，）をドーピングした
ガスを用いる。ｐ型の場合には１００％のシラン（Ｓｉ
Ｈ，）に１％のジボランＢ、 Ｈ，をドーピングしたガ
スを用いる。また、着膜温度は１８０〜３００℃とし、
膜厚は１００ＯＡ以下程度に形成する。
ドーピングａ−３ｉ膜り′上にフォトリソ法によりレジ
ストパターン（図示せず）を形成し、先ずドーピングａ
−３ｉ膜３′をドライエツチングまたはウェットエツチ
ングによりバターニングしてドーピングａ−３ｉ層３を
形成する。このドライエツチングの場合、ＣＦ、、ＳＦ
、、Ｃ７ＣＩＦ、などのガスを単独または混合して雰囲
気中で行なう。ウェットエツチングの場合には、フッ酸
。
ストパターン（図示せず）を形成し、先ずドーピングａ
−３ｉ膜３′をドライエツチングまたはウェットエツチ
ングによりバターニングしてドーピングａ−３ｉ層３を
形成する。このドライエツチングの場合、ＣＦ、、ＳＦ
、、Ｃ７ＣＩＦ、などのガスを単独または混合して雰囲
気中で行なう。ウェットエツチングの場合には、フッ酸
。
フッ化アンモニウム混合溶液中で行なう。前記レジスト
パターンは、金属膜２′ （クロム等）のバターニング
にも使用されるので、次工程で述べる共通電極配線１０
上にもドーピングａ−Ｓｉ層３ａが残る。
パターンは、金属膜２′ （クロム等）のバターニング
にも使用されるので、次工程で述べる共通電極配線１０
上にもドーピングａ−Ｓｉ層３ａが残る。
続いて、金属膜２′ （クロム等）を硝酸セリウム（金
属膜２′かクロムの場合）、過塩素酸混合溶液でウェッ
トエツチングによりバターニングしてフォトダイオード
ＰＤＩ及びフォトダイオードＰＤ２の下部電極となる金
属電極２及び共通電極配線１０を形成する。この際、ク
ロムエツチング時のサンドエッチが大きいため、ドーピ
ングａＳｉ層３は、第３図に示すように、金属電極２か
らはみ出た形状となってしまう。第３図中、符号３０は
レジストパターンを示している。ドーピングａ−３ｉ層
３をこの形状のままで以後のプロセスを行なうと、金属
電極２隣接部に空洞を生し、この部分から膜が剥がれ落
ちたり、この部分の上に形成される透明電極４（後述）
に断線を生じさせてしまう。そこで、金属電極２からは
み出たドピングａ−Ｓｉ層３を取り除くために、ドーピ
ングａ−３ｉ層３について、前記同様のエツチング液を
用いてリエッチ処理を施す。
属膜２′かクロムの場合）、過塩素酸混合溶液でウェッ
トエツチングによりバターニングしてフォトダイオード
ＰＤＩ及びフォトダイオードＰＤ２の下部電極となる金
属電極２及び共通電極配線１０を形成する。この際、ク
ロムエツチング時のサンドエッチが大きいため、ドーピ
ングａＳｉ層３は、第３図に示すように、金属電極２か
らはみ出た形状となってしまう。第３図中、符号３０は
レジストパターンを示している。ドーピングａ−３ｉ層
３をこの形状のままで以後のプロセスを行なうと、金属
電極２隣接部に空洞を生し、この部分から膜が剥がれ落
ちたり、この部分の上に形成される透明電極４（後述）
に断線を生じさせてしまう。そこで、金属電極２からは
み出たドピングａ−Ｓｉ層３を取り除くために、ドーピ
ングａ−３ｉ層３について、前記同様のエツチング液を
用いてリエッチ処理を施す。
以上の工程により、金属電極２とドーピングａＳｉ層３
は第４図に示すように、同一幅の形状に形成することが
できる。その結果、ダイオードの劣化を防止するととも
に、容量も低減できる。
は第４図に示すように、同一幅の形状に形成することが
できる。その結果、ダイオードの劣化を防止するととも
に、容量も低減できる。
また、金属電極２はフォトダイオードＰＤの受光エリア
と同し面積になるような大きさに構成され、金属電極２
はセンサの駆動に必要十分な順方向電流が得られる電極
サイズ以外の部分は、できる限り小さいサイズとするこ
とのより容量部が生しるのを防いでいる。
と同し面積になるような大きさに構成され、金属電極２
はセンサの駆動に必要十分な順方向電流が得られる電極
サイズ以外の部分は、できる限り小さいサイズとするこ
とのより容量部が生しるのを防いでいる。
次に、ａ−３ｉ膜４′ （ノンドープ）をｐ−ｃＶＤ法
ニヨリ、着膜温度１８０〜３００℃、０゜５〜２μｍの
膜厚て全面に着膜する。
ニヨリ、着膜温度１８０〜３００℃、０゜５〜２μｍの
膜厚て全面に着膜する。
ａ−３ｉ膜４′ （ノンドープ）を形成した後、酸化イ
ンジウム・スス（ＩＴＯ）膜５′をスパッタ法を用いて
８００八程度の膜厚て全面に着膜する。
ンジウム・スス（ＩＴＯ）膜５′をスパッタ法を用いて
８００八程度の膜厚て全面に着膜する。
酸化インジウム・スズ（ＩＴＯ）膜５′上にフォトリソ
法によりレジストパターン（図示せず）を形成し、酸化
インジウム・スズ（ＩＴＯ）膜５′を塩酸、硝酸混合液
によりエツチングして透明電極５を形成する。続いて、
ａ−５ｉ膜４′ （ノンドープ）をドライエツチングま
たはウェットエツチングによりバターニングしてノンド
ープａＳｉ層４を形成する。ドライエツチングの場合、
ＣＦ、、ＳＦ、、Ｃ，ＣＩＦ、などのガスを単独または
混合して雰囲気中で行なう。ウェットエツチングの場６
には、フッ酸、フッ化アンモニウム混合溶液中で行なう
。このエツチングの際に、共通電極配線１０上に残った
ドーピングａ−３ｉ層３ａを除去することができる。
法によりレジストパターン（図示せず）を形成し、酸化
インジウム・スズ（ＩＴＯ）膜５′を塩酸、硝酸混合液
によりエツチングして透明電極５を形成する。続いて、
ａ−５ｉ膜４′ （ノンドープ）をドライエツチングま
たはウェットエツチングによりバターニングしてノンド
ープａＳｉ層４を形成する。ドライエツチングの場合、
ＣＦ、、ＳＦ、、Ｃ，ＣＩＦ、などのガスを単独または
混合して雰囲気中で行なう。ウェットエツチングの場６
には、フッ酸、フッ化アンモニウム混合溶液中で行なう
。このエツチングの際に、共通電極配線１０上に残った
ドーピングａ−３ｉ層３ａを除去することができる。
次いて、ポリイミド（日立化成製ＰＩＸ−１４００又は
ＰＩＸ−８８０３，東し製フォトニース等）を１μｍ程
度の膜厚て塗布して層間絶縁膜６を形成し、所望の箇所
にコンタクト孔７を形成する。コンタクト孔７の形成場
所としては、フォトダイオードＰＤＩ、ＰＤ２ともに、
金属電極２゜ドーピングａ−５ｉ層３．ノンドープａ−
５Ｌ層４、透明電極５のサンドイッチ構造以外の部分に
作製する。これは、後述する配線層着膜時に、ＩＴＯで
形成された透明電極５にスパッタ法又は蒸着による配線
材料のメタルが拡散しても、ダイオド部分に影響を与え
ないようにし、ダイオードの劣化（リーク電流が大きく
なる）を防止するためである。
ＰＩＸ−８８０３，東し製フォトニース等）を１μｍ程
度の膜厚て塗布して層間絶縁膜６を形成し、所望の箇所
にコンタクト孔７を形成する。コンタクト孔７の形成場
所としては、フォトダイオードＰＤＩ、ＰＤ２ともに、
金属電極２゜ドーピングａ−５ｉ層３．ノンドープａ−
５Ｌ層４、透明電極５のサンドイッチ構造以外の部分に
作製する。これは、後述する配線層着膜時に、ＩＴＯで
形成された透明電極５にスパッタ法又は蒸着による配線
材料のメタルが拡散しても、ダイオド部分に影響を与え
ないようにし、ダイオードの劣化（リーク電流が大きく
なる）を防止するためである。
次に、配線材料としてバリヤメタル（Ｃｒ、Ｔａ、Ｔｉ
、ＴｉＮ、Ｎｉ、Ｍｏ又はこれらの合金）をスパッタ法
又は蒸着により５００Ａ程度の膜厚に着膜する。前記バ
リヤメタルは透明電極５となるＩＴＯと配線材料（ＡＩ
）とのコンタクト抵抗を下げるために設けたものである
。
、ＴｉＮ、Ｎｉ、Ｍｏ又はこれらの合金）をスパッタ法
又は蒸着により５００Ａ程度の膜厚に着膜する。前記バ
リヤメタルは透明電極５となるＩＴＯと配線材料（ＡＩ
）とのコンタクト抵抗を下げるために設けたものである
。
バリヤメタル着膜後、配線材料（ＡＩ）をスパッタ法又
は蒸着により着膜し、フォトリソ法により一枚のマスク
でレジストパターン（図示せず）を形成し、配線材料（
ＡＩ）をリン酸、硝酸、酢酸混合溶液にてエツチングし
、更にバリヤメタルをエツチングして引き出し配線９及
びバリヤメタル層８を形成する。この際、バリヤメタル
をモリブデン（Ｍｏ）で形成すれば、配線材料（ＡＩ）
と同じエツチング液を使用することができ、プロセスが
簡便になる。
は蒸着により着膜し、フォトリソ法により一枚のマスク
でレジストパターン（図示せず）を形成し、配線材料（
ＡＩ）をリン酸、硝酸、酢酸混合溶液にてエツチングし
、更にバリヤメタルをエツチングして引き出し配線９及
びバリヤメタル層８を形成する。この際、バリヤメタル
をモリブデン（Ｍｏ）で形成すれば、配線材料（ＡＩ）
と同じエツチング液を使用することができ、プロセスが
簡便になる。
上記実施例では、ドーピングａ−５ｉ層を金属電極側に
形成し、片方側のみをｐｉｎ構造としたが、第５図に示
すように、透明電極５側にもドーピングａ−３ｉ層５０
を介在させてオーミックコンタクトとしてもよい。この
場合、ａ−３ｉ膜（ノンドープ）の着膜に続いてドーピ
ングａ−３ｌ膜をＰ−ＣＶＤ法により着膜し、ａ−５ｉ
膜（ノンドープ）のエツチングと同時にエツチングする
。
形成し、片方側のみをｐｉｎ構造としたが、第５図に示
すように、透明電極５側にもドーピングａ−３ｉ層５０
を介在させてオーミックコンタクトとしてもよい。この
場合、ａ−３ｉ膜（ノンドープ）の着膜に続いてドーピ
ングａ−３ｌ膜をＰ−ＣＶＤ法により着膜し、ａ−５ｉ
膜（ノンドープ）のエツチングと同時にエツチングする
。
第２図（ａ）乃至（ｇ）は、本発明の他の実施例を示す
ものである。
ものである。
第１図に示した方法では、ドーピングａ−３ｉ層にリエ
ッチ処理を施す際に、エツチング液により下地のガラス
基板１に損傷を与え（例えばガラス基板１がエツチング
される）、イメージセンサの信頼性や歩留りを悪くする
という場合があった。
ッチ処理を施す際に、エツチング液により下地のガラス
基板１に損傷を与え（例えばガラス基板１がエツチング
される）、イメージセンサの信頼性や歩留りを悪くする
という場合があった。
本実施例では、先ずガラス基板１上に窒化シリコン（Ｓ
ｉ Ｎｘ）をＰ−ＣＶＤ法またはスパッタ法を用いて
３０００Ａ程度の膜厚に着膜して保護膜２０を形成する
。
ｉ Ｎｘ）をＰ−ＣＶＤ法またはスパッタ法を用いて
３０００Ａ程度の膜厚に着膜して保護膜２０を形成する
。
その後、金属膜２′を着膜し、更にドーピングａ−５ｉ
膜３′を着膜し、以後の工程を行なう。
膜３′を着膜し、以後の工程を行なう。
以後の工程は第１図と同様であるので、同一符号を付し
て詳細な説明は省略する。
て詳細な説明は省略する。
また、本実施例において、保護膜２０は窒化シリコン（
ＳｉＮｘ）の代わりに有機膜であるポリイミドを使用し
てもよい。
ＳｉＮｘ）の代わりに有機膜であるポリイミドを使用し
てもよい。
（発明の効果）
請求項１の発明方法によれば、金属膜及びドーピングａ
−５ｉ層をフォトリソ法により同一マスクを用いて連続
してエツチングし、ドーピンクａ−８ｉ層にリエソチ処
理を施したので、電極とドーピングａ−３ｉ層とを同一
幅の形状にすることができ、高感度のイメージセンサを
作製することができる。
−５ｉ層をフォトリソ法により同一マスクを用いて連続
してエツチングし、ドーピンクａ−８ｉ層にリエソチ処
理を施したので、電極とドーピングａ−３ｉ層とを同一
幅の形状にすることができ、高感度のイメージセンサを
作製することができる。
請求項２の発明方法によれば、電極の下層に保護膜を形
成したので、ドーピングａ−３ｉ層にリエッチ処理を施
す際に基板に損傷を与えることを防止し、イメージセン
サの信頼性及び歩留りの向上を図ることができる。
成したので、ドーピングａ−３ｉ層にリエッチ処理を施
す際に基板に損傷を与えることを防止し、イメージセン
サの信頼性及び歩留りの向上を図ることができる。
第１図（ａ）乃至（ｆ）は本発明方法の一実施例を示す
工程説明図、第２図（ａ）乃至（ｇ）は本発明方法の一
実施例を示す工程説明図、第３図ハト−ピングａ−３ｉ
層のりエッチ処理を説明するための断面説明図、第４図
は本発明方法における金属電極とドーピングａ−５ｉ層
との配置関係を示す平面説明図、第５図は受光素子の他
の構造を示す断面説明図、第６図（ａ）乃至（ｇ）は受
光素子の製造工程説明図、第７図は受光素子の断面説明
図、第８図はイメージセンサの等価回路図、第９図は従
来方法における金属電極とドーピングａ−５ｉ層との配
置関係を示す平面説明図である。 １・・・・・・ガラス基板 ２・・・・・・金属電極 ３・・・・・・ドーピングａ ４・・・・・・ノンドープａ ５・・・・・・透明電極 ７・・・・・・コンタクト孔 ９・・・・・・引き出し配線 ２０・・・・・・保護膜 ＰＤＩ・・・・・・フォトダイオ− ＰＤ２・・・・・・フォトダイオ Ｓｉ層 Ｓ１層 ト ド 第 因 出 図 第２図 第２図 ７゜ 、−一ノ′−一一、 第３因 第４ 図 第５図 第６図 第６図 第７区 ＰＤ２ ＰＤＩ 八
工程説明図、第２図（ａ）乃至（ｇ）は本発明方法の一
実施例を示す工程説明図、第３図ハト−ピングａ−３ｉ
層のりエッチ処理を説明するための断面説明図、第４図
は本発明方法における金属電極とドーピングａ−５ｉ層
との配置関係を示す平面説明図、第５図は受光素子の他
の構造を示す断面説明図、第６図（ａ）乃至（ｇ）は受
光素子の製造工程説明図、第７図は受光素子の断面説明
図、第８図はイメージセンサの等価回路図、第９図は従
来方法における金属電極とドーピングａ−５ｉ層との配
置関係を示す平面説明図である。 １・・・・・・ガラス基板 ２・・・・・・金属電極 ３・・・・・・ドーピングａ ４・・・・・・ノンドープａ ５・・・・・・透明電極 ７・・・・・・コンタクト孔 ９・・・・・・引き出し配線 ２０・・・・・・保護膜 ＰＤＩ・・・・・・フォトダイオ− ＰＤ２・・・・・・フォトダイオ Ｓｉ層 Ｓ１層 ト ド 第 因 出 図 第２図 第２図 ７゜ 、−一ノ′−一一、 第３因 第４ 図 第５図 第６図 第６図 第７区 ＰＤ２ ＰＤＩ 八
Claims (2)
- （１）基板上に金属膜を着膜する第１の工程と、該金属
膜上にドーピングａ−Ｓｉ膜を着膜する第２の工程と、 該ドーピングａ−Ｓｉ膜及び前記金属膜をフォトリソ法
により連続してエッチングしてドーピングａ−Ｓｉ層及
び電極を形成する第３の工程と、ドーピングａ−Ｓｉ層
にリエッチ処理を施す第４の工程と、 前工程で形成された電極層及びドーピングａ−Ｓｉ層を
覆うようにノンドープａ−Ｓｉ膜を着膜する第５の工程
と、 該ノンドープａ−Ｓｉ膜上に透明導電膜を着膜する第６
の工程と、 該透明導電膜及び前記ノンドープａ−Ｓｉ膜をフォトリ
ソ法によりエッチングして透明電極及びノンドープａ−
Ｓｉ層を形成する第７の工程と、を具備するイメージセ
ンサの製造方法。 - （２）基板上に保護膜を形成する第１の工程と、該保護
膜上に金属膜を着膜する第２の工程と、該金属膜上にド
ーピングａ−Ｓｉ膜を着膜する第３の工程と、 該ドーピングａ−Ｓｉ膜及び前記金属膜をフォトリソ法
により連続してエッチングしてドーピングａ−Ｓｉ層及
び電極を形成する第４の工程と、ドーピングａ−Ｓｉ層
にリエッチ処理を施す第５の工程と、 前工程で形成された電極層及びドーピングａ−Ｓｉ層を
覆うようにノンドープａ−Ｓｉ膜を着膜する第６の工程
と、 該ノンドープａ−Ｓｉ膜上に透明導電膜を着膜する第７
の工程と、 該透明導電膜及び前記ノンドープａ−Ｓｉ膜をフォトリ
ソ法によりエッチングして透明電極及びノンドープａ−
Ｓｉ層を形成する第８の工程と、を具備するイメージセ
ンサの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277815A JPH07118527B2 (ja) | 1990-10-18 | 1990-10-18 | イメージセンサの製造方法 |
| US07/774,956 US5213984A (en) | 1990-10-18 | 1991-10-11 | Method of manufacturing an image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277815A JPH07118527B2 (ja) | 1990-10-18 | 1990-10-18 | イメージセンサの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154168A true JPH04154168A (ja) | 1992-05-27 |
| JPH07118527B2 JPH07118527B2 (ja) | 1995-12-18 |
Family
ID=17588655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277815A Expired - Lifetime JPH07118527B2 (ja) | 1990-10-18 | 1990-10-18 | イメージセンサの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5213984A (ja) |
| JP (1) | JPH07118527B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114739A (en) * | 1998-10-19 | 2000-09-05 | Agilent Technologies | Elevated pin diode active pixel sensor which includes a patterned doped semiconductor electrode |
| US6018187A (en) * | 1998-10-19 | 2000-01-25 | Hewlett-Packard Cmpany | Elevated pin diode active pixel sensor including a unique interconnection structure |
| US5936261A (en) * | 1998-11-18 | 1999-08-10 | Hewlett-Packard Company | Elevated image sensor array which includes isolation between the image sensors and a unique interconnection |
| JP5585232B2 (ja) * | 2010-06-18 | 2014-09-10 | ソニー株式会社 | 固体撮像装置、電子機器 |
| US8753917B2 (en) * | 2010-12-14 | 2014-06-17 | International Business Machines Corporation | Method of fabricating photoconductor-on-active pixel device |
| US11980046B2 (en) | 2020-05-27 | 2024-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming an isolation structure having multiple thicknesses to mitigate damage to a display device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147084A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Production of semiconductor device |
| JPS59127250U (ja) * | 1983-02-16 | 1984-08-27 | 沖電気工業株式会社 | 光センサ |
| JPS61124172A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | アモルフアスシリコンイメ−ジセンサの製造方法 |
| JPS6317554A (ja) * | 1986-07-10 | 1988-01-25 | Toshiba Corp | 光導電装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856363A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 受光素子 |
| JPS58147070A (ja) * | 1982-02-25 | 1983-09-01 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US4894700A (en) * | 1985-04-09 | 1990-01-16 | Fuji Xerox Co., Ltd. | Image sensor |
| JPH0734467B2 (ja) * | 1989-11-16 | 1995-04-12 | 富士ゼロックス株式会社 | イメージセンサ製造方法 |
| US5075237A (en) * | 1990-07-26 | 1991-12-24 | Industrial Technology Research Institute | Process of making a high photosensitive depletion-gate thin film transistor |
-
1990
- 1990-10-18 JP JP2277815A patent/JPH07118527B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-11 US US07/774,956 patent/US5213984A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147084A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Production of semiconductor device |
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| JPS61124172A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | アモルフアスシリコンイメ−ジセンサの製造方法 |
| JPS6317554A (ja) * | 1986-07-10 | 1988-01-25 | Toshiba Corp | 光導電装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5213984A (en) | 1993-05-25 |
| JPH07118527B2 (ja) | 1995-12-18 |
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