JPS58147070A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58147070A JPS58147070A JP57030772A JP3077282A JPS58147070A JP S58147070 A JPS58147070 A JP S58147070A JP 57030772 A JP57030772 A JP 57030772A JP 3077282 A JP3077282 A JP 3077282A JP S58147070 A JPS58147070 A JP S58147070A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特性の改善された薄膜構造の電界効果トランジ
スタとその製造方法に関するものである。
スタとその製造方法に関するものである。
第１図（ＩＬ）は従来のこの種の電界効果トランジスタ
（以下ＦＩＴという。）の構成を示す縦断面図、第１図
（ｂ）はその平面図で、（１）はガラス基板、（２）は
クロム（Ｏｒ）で形成されたゲート電極、（３）は厚さ
約３００ＯＡのシリコン窒化膜からなるゲート絶縁膜、
（４）はグロー放電で形成されたアモルファスシリコン
層、（５ａ）および（５ｂ） ｋｉそれぞれアモルファ
スシリコン層（４）の表面上にゲート電極（２）に対応
する部分を挾んで設けられ、アルミニウム（ＡＩりで形
成されたソースおよびドレイン電極、（６１は表面保験
膜である。なお、第１図（１））では基板［１）および
表面保賎膜（６）ニ省略されている。
（以下ＦＩＴという。）の構成を示す縦断面図、第１図
（ｂ）はその平面図で、（１）はガラス基板、（２）は
クロム（Ｏｒ）で形成されたゲート電極、（３）は厚さ
約３００ＯＡのシリコン窒化膜からなるゲート絶縁膜、
（４）はグロー放電で形成されたアモルファスシリコン
層、（５ａ）および（５ｂ） ｋｉそれぞれアモルファ
スシリコン層（４）の表面上にゲート電極（２）に対応
する部分を挾んで設けられ、アルミニウム（ＡＩりで形
成されたソースおよびドレイン電極、（６１は表面保験
膜である。なお、第１図（１））では基板［１）および
表面保賎膜（６）ニ省略されている。
このような構成のＦＩＴにおいてドレイン（５ｂ）とソ
ース（５ａ）との間に１０ｖの電圧が印加されるが、ア
モルファスシリコン層（４）はノくンドギャップが通常
のシリコンに比して広いので、光が当ってもキャリアが
励起される確率は低い。従って、光を尚てた状態でも抵
抗は非常に高く、電流はほとんど流れない。ゲート（２
）に５〜２０’Ｖ程度の正電圧が印加されると、ゲート
絶縁膜（３）を介してアモルファスシリコン層（４）の
界面に電界が加えられチャネルが開いて、ドレイン（５
ｂ）、ソース（５ａ）間が導通できるようになり電流が
流れはじめる。このとき、従タミのＦＩＴではゲート絶
縁膜（３）が窒化膜であるので、アモルファスシリコン
層（４）との界面に多数の準位が形成され、これに対す
るキャリアのトラップや放出のため、ＦＩＴの電気特性
の再現性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルファスシリコン層をレーｆｆ
ｘどのエネルギー線で多結晶化してキャリアモビリティ
の増加をはかるような場合には、さらに電気特性上の上
述の問題点が顕著になってくる。
ース（５ａ）との間に１０ｖの電圧が印加されるが、ア
モルファスシリコン層（４）はノくンドギャップが通常
のシリコンに比して広いので、光が当ってもキャリアが
励起される確率は低い。従って、光を尚てた状態でも抵
抗は非常に高く、電流はほとんど流れない。ゲート（２
）に５〜２０’Ｖ程度の正電圧が印加されると、ゲート
絶縁膜（３）を介してアモルファスシリコン層（４）の
界面に電界が加えられチャネルが開いて、ドレイン（５
ｂ）、ソース（５ａ）間が導通できるようになり電流が
流れはじめる。このとき、従タミのＦＩＴではゲート絶
縁膜（３）が窒化膜であるので、アモルファスシリコン
層（４）との界面に多数の準位が形成され、これに対す
るキャリアのトラップや放出のため、ＦＩＴの電気特性
の再現性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルファスシリコン層をレーｆｆ
ｘどのエネルギー線で多結晶化してキャリアモビリティ
の増加をはかるような場合には、さらに電気特性上の上
述の問題点が顕著になってくる。
本発明は以上のような点に鑑みてなされたもので、窒化
シリコン膜の表面を薄い酸化膜で覆うこ ゛とによ
り、窒化膜の致密さ、誘電率の大きさという特性を失う
ことなく、表面の安定化をはかり、再現性に優れ、信頼
性の高いＦＥＴとその製造方法とを提供することを目的
としている。
シリコン膜の表面を薄い酸化膜で覆うこ ゛とによ
り、窒化膜の致密さ、誘電率の大きさという特性を失う
ことなく、表面の安定化をはかり、再現性に優れ、信頼
性の高いＦＥＴとその製造方法とを提供することを目的
としている。
＃！２図（＆）〜（ｅ）は本発明の一実施例になるＦｌ
！！Ｔの製造過程を示すためのその生簀段階での断面図
で、まず、第２図（ａ）に示すようにガラス基板＋１１
の両面にプラズマＯＶＤによって窒化膜（７）を形成し
、ガラス基板（ｓｌからナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第２図（１））に示すよう
にＯｒによるゲート電極（２）が写真製版工程を用いて
形成され、さらに、３０００Ａの厚さのシリコン窒化膜
によるゲート絶縁層（３）をＯＶＤ法で形成する。つづ
化シリコン（ｓｔｏ２）層（８）を形成する。これに第
２図（（１）に示すように、アモルファスシリコン層（
４）並びにＣｒ蒸着によるソース電極（５ａ）およびド
レイン電極（５ｂ）をそれぞれ写真製版を紅て形成した
後に、第２図（ｄ） Ｋ示すように全上面に表面保護膜
（６）を形成して、この実施例のＰＩ！ｔＴは完成する
。
！！Ｔの製造過程を示すためのその生簀段階での断面図
で、まず、第２図（ａ）に示すようにガラス基板＋１１
の両面にプラズマＯＶＤによって窒化膜（７）を形成し
、ガラス基板（ｓｌからナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第２図（１））に示すよう
にＯｒによるゲート電極（２）が写真製版工程を用いて
形成され、さらに、３０００Ａの厚さのシリコン窒化膜
によるゲート絶縁層（３）をＯＶＤ法で形成する。つづ
化シリコン（ｓｔｏ２）層（８）を形成する。これに第
２図（（１）に示すように、アモルファスシリコン層（
４）並びにＣｒ蒸着によるソース電極（５ａ）およびド
レイン電極（５ｂ）をそれぞれ写真製版を紅て形成した
後に、第２図（ｄ） Ｋ示すように全上面に表面保護膜
（６）を形成して、この実施例のＰＩ！ｔＴは完成する
。
このように、窒化膜からなるゲート絶縁層（３）の表面
を酸化して５ｉ０２層（８）を形成したので、アモルフ
ァスシリコン層（４）との界面に従来出現していた多く
の単位はほとんどが消滅し、キャリアのトラップ、放出
現象は無視してよい程度になる。従って、ＦＩＴの特性
は非常に安定し、再現性もよくなり、長期のドリフトな
どは問題なくなる。特に、レーザーなどのエネルギー線
でアモルファスシリコン層（４）を再結晶化し多結晶層
とした場合には特性向上の度合は顕著で、非常に安定し
た良好な特性のＩＫＴが得られる。
を酸化して５ｉ０２層（８）を形成したので、アモルフ
ァスシリコン層（４）との界面に従来出現していた多く
の単位はほとんどが消滅し、キャリアのトラップ、放出
現象は無視してよい程度になる。従って、ＦＩＴの特性
は非常に安定し、再現性もよくなり、長期のドリフトな
どは問題なくなる。特に、レーザーなどのエネルギー線
でアモルファスシリコン層（４）を再結晶化し多結晶層
とした場合には特性向上の度合は顕著で、非常に安定し
た良好な特性のＩＫＴが得られる。
第３図は本発明の他の実施例になるＦＥＴの構成を示す
断面図で、ガラス基板＋１１の上にシリコン窒化膜（９
）を形成し、その表面を酸化してシリコン酸化膜（１０
１を形成し、この２層絶縁膜の上のフィールド酸化膜（
Ｉｌｌで囲まれた領域にレーザー等で再結晶させたポリ
シリコンからなる活性領域＋１２１とその両側にソース
領域０３１およびドレイン領域０４）とを形成し、その
上にゲート酸化膜Ｑｆ９で包まれたポリシリコンからな
るゲート電＆Ｑ６１を形成し、更にその上にフィールド
酸化膜（１１）の上を含めて層間絶縁農０７１を形成し
た後、その上に層間絶縁膜（ｌηおよびゲート酸化膜０
６＞のソース領域（１涌およびドレイン領域Ｈの直上部
分を貫通して、それぞれソース領域（１３１およびドレ
イン領域（１４）に接続するソースアルミニウム配線（
Ｉ８）およびドレインア〃ミニウム配線０９）を形成し
たものである。このような場合にも、ガラス基板＋ｌ＋
の上にシリコン窒化膜（９）とシリコン酸化膜（１０１
との二重層を用いたので、窒化膜のみを用いた場合に比
して、いわゆるバックチャネル（ｂａｃｋｃｈａｎｎｅ
ｌ）での電流が著しく減少し、ＦＥＴの特性の向上が達
成できる。
断面図で、ガラス基板＋１１の上にシリコン窒化膜（９
）を形成し、その表面を酸化してシリコン酸化膜（１０
１を形成し、この２層絶縁膜の上のフィールド酸化膜（
Ｉｌｌで囲まれた領域にレーザー等で再結晶させたポリ
シリコンからなる活性領域＋１２１とその両側にソース
領域０３１およびドレイン領域０４）とを形成し、その
上にゲート酸化膜Ｑｆ９で包まれたポリシリコンからな
るゲート電＆Ｑ６１を形成し、更にその上にフィールド
酸化膜（１１）の上を含めて層間絶縁農０７１を形成し
た後、その上に層間絶縁膜（ｌηおよびゲート酸化膜０
６＞のソース領域（１涌およびドレイン領域Ｈの直上部
分を貫通して、それぞれソース領域（１３１およびドレ
イン領域（１４）に接続するソースアルミニウム配線（
Ｉ８）およびドレインア〃ミニウム配線０９）を形成し
たものである。このような場合にも、ガラス基板＋ｌ＋
の上にシリコン窒化膜（９）とシリコン酸化膜（１０１
との二重層を用いたので、窒化膜のみを用いた場合に比
して、いわゆるバックチャネル（ｂａｃｋｃｈａｎｎｅ
ｌ）での電流が著しく減少し、ＦＥＴの特性の向上が達
成できる。
また、この二重層の絶縁膜の技術はキャパシタの絶縁膜
としても流用することができ、窒化膜のビンボールなど
が酸化によって埋まるので不良の発生が減、少する。
としても流用することができ、窒化膜のビンボールなど
が酸化によって埋まるので不良の発生が減、少する。
以上説明したように、本発明では絶縁ｒ＠を構取するシ
リコン窒化膜の表面ヲ酸化してシリコン酸化膜全形成し
たので表面単位の極め１少ない絶縁層とすることができ
、特性の安定し、再現性のよい、信頼性の高いＦ′ＢＴ
が得られる。
リコン窒化膜の表面ヲ酸化してシリコン酸化膜全形成し
たので表面単位の極め１少ない絶縁層とすることができ
、特性の安定し、再現性のよい、信頼性の高いＦ′ＢＴ
が得られる。
なお、上述の説明ではシリコン窒化膜の表面の酸化に酸
素プラズマにさらす方法を示したが、酸素雰囲気中で、
紫外線、電子線、レーザー光などのエネルギー線で表面
を照射してもよい。
素プラズマにさらす方法を示したが、酸素雰囲気中で、
紫外線、電子線、レーザー光などのエネルギー線で表面
を照射してもよい。
第１図（、）は従来の薄膜構造のＦＥＴの構成を示す縦
断面図、第１図（ｂ）はその平面図、第２図（ａ）〜（
ｅ） ＩＡは、本発明の一実施例になるＦＩＴの製造過程を示
すためのその主要段階−での断面図、第３図は本発明の
他の実施例になるＦＩＣＴの構成を示す断面図である。 図において、（１）はガラス基板、（２）はゲート電極
、（３）は窒化シリコン膜、ＪｉｌＩ／ｉアモルファス
シリコン層、（５，）はソース電極、（５ｂ）はドレイ
ン電極、（８）は窒化シリコンＭ（３）の表面を酸化し
た酸化シリコン層、（９）は窒化シリコン族、Ｑｏｌは
窒化シリコン膜（９）の表面を酸化した酸化シリコン層
、α２１Ｆｉ多結１ 晶シリコン層（活性領域）、（１３１はソース領域、０
４１はドレイン領域、０５）はゲート絶縁膜、（１６１
はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名）第２図 第３図
断面図、第１図（ｂ）はその平面図、第２図（ａ）〜（
ｅ） ＩＡは、本発明の一実施例になるＦＩＴの製造過程を示
すためのその主要段階−での断面図、第３図は本発明の
他の実施例になるＦＩＣＴの構成を示す断面図である。 図において、（１）はガラス基板、（２）はゲート電極
、（３）は窒化シリコン膜、ＪｉｌＩ／ｉアモルファス
シリコン層、（５，）はソース電極、（５ｂ）はドレイ
ン電極、（８）は窒化シリコンＭ（３）の表面を酸化し
た酸化シリコン層、（９）は窒化シリコン族、Ｑｏｌは
窒化シリコン膜（９）の表面を酸化した酸化シリコン層
、α２１Ｆｉ多結１ 晶シリコン層（活性領域）、（１３１はソース領域、０
４１はドレイン領域、０５）はゲート絶縁膜、（１６１
はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名）第２図 第３図
Claims (6)
- （１）薄膜構造の電界効果トランジスタにおいて、活性
領域を構成するアモルファスまたは多結晶シリコン層が
表面を酸化させた窒化シリコン膜上に形成され−たこと
を特徴とする電界効果トランジスタ０ - （２）絶縁基板上の一部に形成された金属からなるゲー
ト電極、このゲート電極上からその周辺の上記絶縁基板
上にわたって形成され表面が酸化された窒化シリコン膜
、この表面が酸化された窒化シリコン膜上に形成され活
性領域を構成するアモルファスまたは多結晶シリコン層
、並びに上記活性領域上の上記ゲート電極に対応する部
分を挾んで両側にそれぞれ形成され金属からなるソース
およびドレイン電極を備えた特許請求の範囲第１項記載
の電界効果トランジスタ。 - （３）絶縁基板上に形成され表面が酸化された窒化シリ
コン膜、この表面が酸化された窒化シリコン膜上の一部
に形成され活性領域を構成するアモルファスまたは多結
晶シリコン層、上記活性領域を挾んで両側に形成された
ソースおよびドレイン領域、並びに上記活性領域の上に
ゲート絶縁膜を介して形成されたゲート電極を備えたこ
とを特徴とする特許請求の範囲第１項記載の電界効果ト
ランジスタ。 - （４）基板上に化学的気相成長法で窒化シリコン膜を形
成する工程、上記窒化シリコン膜の表面を酸化する工程
、およびこの表面を酸化した窒化シリコン膜上に活性領
域を構成するアモルファスまたは多結晶シリコンを形成
する工程を備えたことを特徴とする電界効果トランジス
タの製造方法。 - （５）窒化シリコン膜の表面酸化に酸素プラズマを用い
ることを特徴とする特許請求の範囲第４項記載の電界効
果トランジスタの製造方法。 - （６）窒化シ、リコン膜の表面酸化に酸素雰囲気中で紫
外線、電子線、レーザー光などのエネルギー線の照射を
用いることを特徴とする特許請求の範門弟４項記載の電
界効果トランジスタの製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030772A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030772A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147070A true JPS58147070A (ja) | 1983-09-01 |
| JPH023308B2 JPH023308B2 (ja) | 1990-01-23 |
Family
ID=12312966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030772A Granted JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147070A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170972A (ja) * | 1984-02-15 | 1985-09-04 | Sony Corp | 薄膜半導体装置 |
| JPS61105863A (ja) * | 1984-10-29 | 1986-05-23 | Seiko Epson Corp | 半導体画像記憶素子 |
| JPS6240773A (ja) * | 1985-08-17 | 1987-02-21 | Sanyo Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS644070A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Thin film transistor and manufacture thereof |
| JPH03237790A (ja) * | 1990-02-15 | 1991-10-23 | Shibaura Eng Works Co Ltd | 電子回路部品の実装方法 |
| US5213984A (en) * | 1990-10-18 | 1993-05-25 | Fuji Xerox Co., Ltd. | Method of manufacturing an image sensor |
| JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
| US5320973A (en) * | 1986-07-11 | 1994-06-14 | Fuji Xerox Co., Ltd. | Method of fabricating a thin-film transistor and wiring matrix device |
| JP2015062235A (ja) * | 2009-06-26 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、及び半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4704629B2 (ja) * | 2001-09-07 | 2011-06-15 | 株式会社リコー | 薄膜トランジスタ及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567480A (en) * | 1979-06-29 | 1981-01-26 | Mitsubishi Electric Corp | Film transistor |
| JPS56111258A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin film semiconductor device |
| JPS577972A (en) * | 1980-06-19 | 1982-01-16 | Nec Corp | Insulated gate type thin film transistor |
-
1982
- 1982-02-25 JP JP57030772A patent/JPS58147070A/ja active Granted
Patent Citations (3)
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| JPS567480A (en) * | 1979-06-29 | 1981-01-26 | Mitsubishi Electric Corp | Film transistor |
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| US5213984A (en) * | 1990-10-18 | 1993-05-25 | Fuji Xerox Co., Ltd. | Method of manufacturing an image sensor |
| JP2015062235A (ja) * | 2009-06-26 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023308B2 (ja) | 1990-01-23 |
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