JPH0415743U - - Google Patents
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- Publication number
- JPH0415743U JPH0415743U JP5403490U JP5403490U JPH0415743U JP H0415743 U JPH0415743 U JP H0415743U JP 5403490 U JP5403490 U JP 5403490U JP 5403490 U JP5403490 U JP 5403490U JP H0415743 U JPH0415743 U JP H0415743U
- Authority
- JP
- Japan
- Prior art keywords
- data
- address bus
- bus
- setting data
- memory element
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の１実施例に係る制御回路のブ
ロツク図である。第２図は従来の制御回路を示す
ブロツク図である。 １……マイクロプロセツサ、２……アドレスバ
ス、３……アドレスバスの上位８ビツト、４……
アドレスバスの下位８ビツト、５……デコーダ、
６……記憶素子Ａ、７……記憶素子Ａへのイネー
ブル信号、８……他の記憶素子へのイネーブル信
号、９……設定されたデータ、１０……データバ
ス。
ロツク図である。第２図は従来の制御回路を示す
ブロツク図である。 １……マイクロプロセツサ、２……アドレスバ
ス、３……アドレスバスの上位８ビツト、４……
アドレスバスの下位８ビツト、５……デコーダ、
６……記憶素子Ａ、７……記憶素子Ａへのイネー
ブル信号、８……他の記憶素子へのイネーブル信
号、９……設定されたデータ、１０……データバ
ス。
Claims (1)
- マイクロプロセツサを使用した装置において、
マイクロプロセツサから記憶素子へのデータ設定
のためにアドレスバス上の信号をアドレス用とデ
ータ用に分け、アドレスバスのみを使用してデー
タバスを使用しないでデータ設定を行うことを特
徴とする制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5403490U JPH0415743U (ja) | 1990-05-25 | 1990-05-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5403490U JPH0415743U (ja) | 1990-05-25 | 1990-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415743U true JPH0415743U (ja) | 1992-02-07 |
Family
ID=31575738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5403490U Pending JPH0415743U (ja) | 1990-05-25 | 1990-05-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415743U (ja) |
-
1990
- 1990-05-25 JP JP5403490U patent/JPH0415743U/ja active Pending
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