JPH04157571A - 論理回路のフリップフロップ間ゲート段数ルール解析方式 - Google Patents
論理回路のフリップフロップ間ゲート段数ルール解析方式Info
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- JPH04157571A JPH04157571A JP2283924A JP28392490A JPH04157571A JP H04157571 A JPH04157571 A JP H04157571A JP 2283924 A JP2283924 A JP 2283924A JP 28392490 A JP28392490 A JP 28392490A JP H04157571 A JPH04157571 A JP H04157571A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路のフリップフロップ（以下ＦＦと記す
）間ゲート段数ルール解析方式に関する。
）間ゲート段数ルール解析方式に関する。
従来の論理回路のＦ／Ｆ間ゲート段数ルール解析方式は
、ブロック内ゲート段数情報記憶手段、論理的にまとま
った機能記述単位（モジュール）で記憶するのではなく
１階層のみで記憶した論理回路接続情報記憶手段、論理
回路Ｆ／Ｆ間ゲート段数ルール解析手段および論理回路
Ｆ／Ｆ間ゲート段数ルール結果出力手段を有して構成さ
れており、大規模な論理回路についての論理回路のＦ／
Ｆ間ゲート段数ルール解析を行なうのに大容量のメモリ
を論理回路接続情報を記憶するために必要とするので解
析出来る論理回路の規模が制限されてしまう。
、ブロック内ゲート段数情報記憶手段、論理的にまとま
った機能記述単位（モジュール）で記憶するのではなく
１階層のみで記憶した論理回路接続情報記憶手段、論理
回路Ｆ／Ｆ間ゲート段数ルール解析手段および論理回路
Ｆ／Ｆ間ゲート段数ルール結果出力手段を有して構成さ
れており、大規模な論理回路についての論理回路のＦ／
Ｆ間ゲート段数ルール解析を行なうのに大容量のメモリ
を論理回路接続情報を記憶するために必要とするので解
析出来る論理回路の規模が制限されてしまう。
上述した従来の論理回路のＦ／Ｆ間ゲート段数ルール解
析方式では、論理回路接続情報を１階層のみで記憶して
おり、大規模な論理回路についての論理回路のＦ／Ｆ間
ゲート段数ルール解析を行なうのに大容量のメモリを論
理回路接続情報を記憶するために必要とするので解析出
来る論理回路の規模が制限されてしまうという欠点があ
る。
析方式では、論理回路接続情報を１階層のみで記憶して
おり、大規模な論理回路についての論理回路のＦ／Ｆ間
ゲート段数ルール解析を行なうのに大容量のメモリを論
理回路接続情報を記憶するために必要とするので解析出
来る論理回路の規模が制限されてしまうという欠点があ
る。
本発明の目的は、解析出来る論理回路の規模が制限され
ず大規模な論理回路についても使用できる論理回路のＦ
／Ｆ間ゲート段数ルール解析方式を提供することにある
。
ず大規模な論理回路についても使用できる論理回路のＦ
／Ｆ間ゲート段数ルール解析方式を提供することにある
。
本発明の論理回路のＦ／Ｆ間ゲート段数ルール解析方式
は、論理回路におけるＦ／Ｆ間ゲート段数ルール解析に
おいて基本となるゲート段数情報をブロック毎に記憶す
るブロック内ゲート段数情報記憶手段と、大規模論理回
路の論理回路接続情報を論理的にまとまった機能記述単
位（モジュール）で記憶する論理回路接続情報記憶手段
と、前記論理回路接続情報記憶手段中に存在するモジュ
ールを下位の階層のモジュールから処理を行うよう制御
する階層制御手段と、前記階層制御手段により選択され
た前記論理回路接続情報記憶手段内の１モジュール分の
論理回路接続情報とブロック内ゲート段数情報記憶手段
に記憶されているブロック毎のゲート段数情報より論理
回路のＦ／Ｆ間のゲート段数ルール解析を行ないエラー
の対象となった部位を指定する論理回路Ｆ／Ｆ間ゲート
段数ルール解析手段と、前記階層制御手段により選択さ
れた前記論理回路接続情報記憶手段内の１モジュール分
の論理回路接続情報と前記ブロック内ゲート段数情報記
憶手段に記憶されているブロック毎のゲート段数情輔よ
り１モジュールを１ブロックとみなしたゲート段数情報
を生成し前記ブロック内ゲート段数情報記憶手段に記憶
させるゲート段数情報自動生成手段と、前記論理回路Ｆ
／Ｆ間ゲート段数ルール解析手段で指定したエラーの対
象となった部位情報を出力する論理回路Ｆ／Ｆ間ゲート
段数ルール解析結果出力手段とを有している。
は、論理回路におけるＦ／Ｆ間ゲート段数ルール解析に
おいて基本となるゲート段数情報をブロック毎に記憶す
るブロック内ゲート段数情報記憶手段と、大規模論理回
路の論理回路接続情報を論理的にまとまった機能記述単
位（モジュール）で記憶する論理回路接続情報記憶手段
と、前記論理回路接続情報記憶手段中に存在するモジュ
ールを下位の階層のモジュールから処理を行うよう制御
する階層制御手段と、前記階層制御手段により選択され
た前記論理回路接続情報記憶手段内の１モジュール分の
論理回路接続情報とブロック内ゲート段数情報記憶手段
に記憶されているブロック毎のゲート段数情報より論理
回路のＦ／Ｆ間のゲート段数ルール解析を行ないエラー
の対象となった部位を指定する論理回路Ｆ／Ｆ間ゲート
段数ルール解析手段と、前記階層制御手段により選択さ
れた前記論理回路接続情報記憶手段内の１モジュール分
の論理回路接続情報と前記ブロック内ゲート段数情報記
憶手段に記憶されているブロック毎のゲート段数情輔よ
り１モジュールを１ブロックとみなしたゲート段数情報
を生成し前記ブロック内ゲート段数情報記憶手段に記憶
させるゲート段数情報自動生成手段と、前記論理回路Ｆ
／Ｆ間ゲート段数ルール解析手段で指定したエラーの対
象となった部位情報を出力する論理回路Ｆ／Ｆ間ゲート
段数ルール解析結果出力手段とを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明のブロック図である。ブロック内ゲー
ト段数情報記憶手段１は論理回路におけるＦ／Ｆ間ゲー
ト段数ルール解析において基本となるゲート段数情報を
ブロック毎に記憶し、論理回路接続情報記憶手段２は大
規模論理回路の論理回路接続情報を論理的にまとまった
機能記述単位（モジュール）で記憶する。
ト段数情報記憶手段１は論理回路におけるＦ／Ｆ間ゲー
ト段数ルール解析において基本となるゲート段数情報を
ブロック毎に記憶し、論理回路接続情報記憶手段２は大
規模論理回路の論理回路接続情報を論理的にまとまった
機能記述単位（モジュール）で記憶する。
階層制御手段３は論理回路接続情報記憶手段２中に存在
するモジュールを下位の階層のモジュールから処理を行
うよう制御し、論理回路Ｆ／Ｆ間ゲート段数ルール解析
手段４は階層制御手段３により選択された論理回路接続
情報記憶手段２内の１モジュール分の論理回路接続情報
とブロック内ゲート段数情報記憶手段１に記憶されてい
るブロック毎のゲート段数情報より論理回路のＦ／Ｆ間
のゲート段数ルール解析を行ないエラーの対象となった
部位を指定する。
するモジュールを下位の階層のモジュールから処理を行
うよう制御し、論理回路Ｆ／Ｆ間ゲート段数ルール解析
手段４は階層制御手段３により選択された論理回路接続
情報記憶手段２内の１モジュール分の論理回路接続情報
とブロック内ゲート段数情報記憶手段１に記憶されてい
るブロック毎のゲート段数情報より論理回路のＦ／Ｆ間
のゲート段数ルール解析を行ないエラーの対象となった
部位を指定する。
ゲート段数情報自動生成手段５は階層制御手段３により
選択された論理回路接続情報記憶手段２内の１モジュー
ル分の論理回路接続情報とブロック内ゲート段数情報記
憶手段１に記憶されているブロック毎のゲート段数情報
より１モジュールを１ブロックとみなしたゲート段数情
報を生成しブロック内ゲート段数情報記憶手段１に記憶
させ、論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力
手段６は論理回路Ｆ／Ｆ間ゲート段数ルール解析手段４
で指定したエラーの対象となった部位情報を出力する。
選択された論理回路接続情報記憶手段２内の１モジュー
ル分の論理回路接続情報とブロック内ゲート段数情報記
憶手段１に記憶されているブロック毎のゲート段数情報
より１モジュールを１ブロックとみなしたゲート段数情
報を生成しブロック内ゲート段数情報記憶手段１に記憶
させ、論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力
手段６は論理回路Ｆ／Ｆ間ゲート段数ルール解析手段４
で指定したエラーの対象となった部位情報を出力する。
第２図、第３図および第４図は、本発明の一実施例を示
す図である。
す図である。
第２図は論理回路Ｆ／Ｆ間ゲート段数ルール解析の対象
となる論理回路図を示す。論理回路接続情報記憶手段２
は論理回路図７の論理回路接続情報を論理的にまとまっ
た機能記述単位（モジュール）の論理回路図８，９およ
び１０で記憶する。
となる論理回路図を示す。論理回路接続情報記憶手段２
は論理回路図７の論理回路接続情報を論理的にまとまっ
た機能記述単位（モジュール）の論理回路図８，９およ
び１０で記憶する。
モジュール８内のＦ／Ｆシンボル５７．５８それぞれの
詳細がモジュール７内の点線で囲われてい−る。
詳細がモジュール７内の点線で囲われてい−る。
第３図は階層制御手段３が論理回路接続情報記憶手段２
中に存在するモジュールを９．１０．８の順番でモジュ
ール９に対する論理回路Ｆ／Ｆ間ゲート段数ルール解析
４．１．モジュール１０に対する論理回路Ｆ／Ｆ間ゲー
ト段数ルール解析４．２．モジュール８に対する論理回
路Ｆ／Ｆ間ゲート段数ルール解析４．３、モジュール９
に対するブロック内ゲート段数情報自動生成５．１、モ
ジュール１０に対するブロック内ゲート段数情報自動生
成５．２、および下位階層のモジュール９．１０に対す
る論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力６．
１、上位階層のモジュール８に対する論理回路Ｆ／Ｆ間
ゲート段数ルール解析結果出力６．２の処理を行うよう
制御した流れを示す図である。
中に存在するモジュールを９．１０．８の順番でモジュ
ール９に対する論理回路Ｆ／Ｆ間ゲート段数ルール解析
４．１．モジュール１０に対する論理回路Ｆ／Ｆ間ゲー
ト段数ルール解析４．２．モジュール８に対する論理回
路Ｆ／Ｆ間ゲート段数ルール解析４．３、モジュール９
に対するブロック内ゲート段数情報自動生成５．１、モ
ジュール１０に対するブロック内ゲート段数情報自動生
成５．２、および下位階層のモジュール９．１０に対す
る論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力６．
１、上位階層のモジュール８に対する論理回路Ｆ／Ｆ間
ゲート段数ルール解析結果出力６．２の処理を行うよう
制御した流れを示す図である。
第４図はブロック内ゲート段数情報記憶手段１に記憶さ
れているブロックのゲート段数情報として、６５群は初
期状態の記憶情報として初期の各ブロックのゲート段数
情報を、６６群はブロック内ゲート段数情報自動生成５
により生成されたモジュールブロック５７のゲート段数
情報を、６６群はブロック内ゲート段数情報自動生成手
段５により生成されたモジュールブロック５８のゲート
段数情報を示す図である。
れているブロックのゲート段数情報として、６５群は初
期状態の記憶情報として初期の各ブロックのゲート段数
情報を、６６群はブロック内ゲート段数情報自動生成５
により生成されたモジュールブロック５７のゲート段数
情報を、６６群はブロック内ゲート段数情報自動生成手
段５により生成されたモジュールブロック５８のゲート
段数情報を示す図である。
論理回路Ｆ／Ｆ間ゲート段数ルール解析手段４は、論理
回路接続情報記憶手段２に記憶されているモジュール９
の論理回路接続情報とブロック内ゲート段数情報記憶手
段１に記憶されているブロック毎のゲート段数情報によ
り、論理回路Ｆ／Ｆ間ゲート段数ルール解析を行う（４
，１）。
回路接続情報記憶手段２に記憶されているモジュール９
の論理回路接続情報とブロック内ゲート段数情報記憶手
段１に記憶されているブロック毎のゲート段数情報によ
り、論理回路Ｆ／Ｆ間ゲート段数ルール解析を行う（４
，１）。
仮にＦ／Ｆ間のゲート段数を３段以上と設定した場合、
Ｆ／Ｆシンボル１５の出力端子３０からＦ／Ｆシンボル
１６の入力端子３１の端子間のゲート数が不足しており
、部位としてＦ／Ｆシンボル１５の出力端子３０からＦ
／Ｆシンボル１６の入力端子３１をエラーの対象部位と
して指定する。
Ｆ／Ｆシンボル１５の出力端子３０からＦ／Ｆシンボル
１６の入力端子３１の端子間のゲート数が不足しており
、部位としてＦ／Ｆシンボル１５の出力端子３０からＦ
／Ｆシンボル１６の入力端子３１をエラーの対象部位と
して指定する。
ブロック内ゲート段数情報自動生成手段５は、論理回路
接続情報記憶手段２に記憶されているモジュール９の論
理回路接続情報とブロック内ゲート段数情報記憶手段１
に記憶されているブロック毎のゲート段数情報より、第
４図６６群に示したモジュール９を一つのＦ／Ｆシンボ
ル５７とみなしたゲート段数情報を生成し、ブロック内
ゲート段数情報記憶手段１に記憶させ、次に論理回路接
続情報記憶手段２に記憶されているモジュール１０の論
理回路接続情報とブロック内ゲート段数情報記憶手段１
に記憶されているブロック毎のゲート段数情報より論理
回路について論理回路Ｆ／Ｆ間ゲート段数ルール解析ｃ
４．２）、ブロック内ゲート段数情報自動生成（５゜２
）の処理を行う。
接続情報記憶手段２に記憶されているモジュール９の論
理回路接続情報とブロック内ゲート段数情報記憶手段１
に記憶されているブロック毎のゲート段数情報より、第
４図６６群に示したモジュール９を一つのＦ／Ｆシンボ
ル５７とみなしたゲート段数情報を生成し、ブロック内
ゲート段数情報記憶手段１に記憶させ、次に論理回路接
続情報記憶手段２に記憶されているモジュール１０の論
理回路接続情報とブロック内ゲート段数情報記憶手段１
に記憶されているブロック毎のゲート段数情報より論理
回路について論理回路Ｆ／Ｆ間ゲート段数ルール解析ｃ
４．２）、ブロック内ゲート段数情報自動生成（５゜２
）の処理を行う。
最後に論理回路接続情報記憶手段２に記憶されているモ
ジュール８の論理回路接続情報とブロック内ゲート段数
情報記憶手段１に記憶されているブロック毎のゲート段
数情報より最上位論理回路についての論理回路Ｆ／Ｆ間
ゲート段数ルール解析（４，３）を行なう。
ジュール８の論理回路接続情報とブロック内ゲート段数
情報記憶手段１に記憶されているブロック毎のゲート段
数情報より最上位論理回路についての論理回路Ｆ／Ｆ間
ゲート段数ルール解析（４，３）を行なう。
仮にＦ／Ｆ間のゲート段数を３段以上と設定した場合、
Ｆ／Ｆシンボル５７の出力端子６０内下位階層のＦ／Ｆ
シンボル１５の出力端子２９とＦ／Ｆシンボル５８の入
力端子６２内下位階層のＦ／Ｆシンボル１７の入力端子
４９の間のゲート数およびＦ／Ｆシンボル５７の出力端
子６１内下位階層のＦ／Ｆシンボル１６の出力端子３２
とＦ／Ｆシンボル５８の入力端子６３内下位階層のＦ／
Ｆシンボル１８の入力端子５０の間のゲート数が不足し
ており、部位としてＦ／Ｆシンボル５７の出力端子６０
内下位階層のＦ／Ｆシンボル１５の出力端子２９とＦ／
Ｆシンボル５８の入力端子６２内下位階層のＦ／Ｆシン
ボル１７の入力端子４９問およびＦ／Ｆシンボル５７の
出力端子６１内下位階層のＦ／Ｆシンボル１６の出力端
子３２とＦ／Ｆシンボル５８の入力端子６３内下位階層
のＦ／Ｆシンボル１８の端子間をエラーの対象部位とし
て指定する。
Ｆ／Ｆシンボル５７の出力端子６０内下位階層のＦ／Ｆ
シンボル１５の出力端子２９とＦ／Ｆシンボル５８の入
力端子６２内下位階層のＦ／Ｆシンボル１７の入力端子
４９の間のゲート数およびＦ／Ｆシンボル５７の出力端
子６１内下位階層のＦ／Ｆシンボル１６の出力端子３２
とＦ／Ｆシンボル５８の入力端子６３内下位階層のＦ／
Ｆシンボル１８の入力端子５０の間のゲート数が不足し
ており、部位としてＦ／Ｆシンボル５７の出力端子６０
内下位階層のＦ／Ｆシンボル１５の出力端子２９とＦ／
Ｆシンボル５８の入力端子６２内下位階層のＦ／Ｆシン
ボル１７の入力端子４９問およびＦ／Ｆシンボル５７の
出力端子６１内下位階層のＦ／Ｆシンボル１６の出力端
子３２とＦ／Ｆシンボル５８の入力端子６３内下位階層
のＦ／Ｆシンボル１８の端子間をエラーの対象部位とし
て指定する。
下位階層モジュール９，１０に対する論理回路Ｆ／Ｆ間
ゲート段数ルール解析結果出力（６，１）を行ない、Ｆ
／Ｆシンボル１５の出力端子３ｏがらＦ／Ｆシンボル１
６の入力端子３１の外部入力端子１２の入力端子２７と
Ｆ／Ｆシンボル１５の出力端子３０の接続である情報を
出力し、上位階層モジュール８に対する論理回路Ｆ／Ｆ
間ゲート段数ルール解析結果出力（６，２）を行ない、
Ｆ／Ｆシンボル５７のｌ力端子６０内下位階層のＦ／Ｆ
シンボル１５の出力端子２９とＦ／Ｆシンボル５８の入
力端子６２内下位階層のＦ／Ｆシンボル１７の入力端子
４９問およびＦ／Ｆシンボル５７の出力端子６１内下位
階層のＦ／Ｆシンボル１６の出力端子３２とＦ／Ｆシン
ボル５８の入力端子６３内下位階層のＦ／Ｆシンボル１
８の端子間の情報を出力する。
ゲート段数ルール解析結果出力（６，１）を行ない、Ｆ
／Ｆシンボル１５の出力端子３ｏがらＦ／Ｆシンボル１
６の入力端子３１の外部入力端子１２の入力端子２７と
Ｆ／Ｆシンボル１５の出力端子３０の接続である情報を
出力し、上位階層モジュール８に対する論理回路Ｆ／Ｆ
間ゲート段数ルール解析結果出力（６，２）を行ない、
Ｆ／Ｆシンボル５７のｌ力端子６０内下位階層のＦ／Ｆ
シンボル１５の出力端子２９とＦ／Ｆシンボル５８の入
力端子６２内下位階層のＦ／Ｆシンボル１７の入力端子
４９問およびＦ／Ｆシンボル５７の出力端子６１内下位
階層のＦ／Ｆシンボル１６の出力端子３２とＦ／Ｆシン
ボル５８の入力端子６３内下位階層のＦ／Ｆシンボル１
８の端子間の情報を出力する。
本発明は以上に説明したような構成の採用により、解析
対象となる論理回路の規模が制限されず、従って大規模
な論理回路についてもＦ／Ｆ間ゲート段数ルールの解析
ができるという効果を有する。
対象となる論理回路の規模が制限されず、従って大規模
な論理回路についてもＦ／Ｆ間ゲート段数ルールの解析
ができるという効果を有する。
第１図は本発明の一実施例のブロック図、第２、第３．
第４図は本実施例の詳細を示す図である。 １・・・ブｏ 、ｙり内ゲート段数情報記憶手段、２・
・・論理回路接続情報記憶手段、３・・・階層制御手段
、４・・・論理回路Ｆ／Ｆ間ゲート段数ルール解析手段
、５・・・ブロック内ゲート段数情報自動生成手段、６
・・・論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力
手段、７〜１０・・・論理回路図（モジュール）。
第４図は本実施例の詳細を示す図である。 １・・・ブｏ 、ｙり内ゲート段数情報記憶手段、２・
・・論理回路接続情報記憶手段、３・・・階層制御手段
、４・・・論理回路Ｆ／Ｆ間ゲート段数ルール解析手段
、５・・・ブロック内ゲート段数情報自動生成手段、６
・・・論理回路Ｆ／Ｆ間ゲート段数ルール解析結果出力
手段、７〜１０・・・論理回路図（モジュール）。
Claims (1)
- 【特許請求の範囲】 論理回路におけるフリップフロップ間ゲート段数ルール
解析において基本となるゲート段数情報をブロック毎に
記憶するブロック内ゲート段数情報記憶手段と、 論理回路の論理回路接続情報を論理的にまとまった機能
記述単位（モジュール）で記憶する論理回路接続情報記
憶手段と、 前記論理回路接続情報記憶手段中に存在するモジュール
を下位の階層のモジュールから処理を行うよう制御する
階層制御手段と、 前記階層制御手段により選択された前記論理回路接続情
報記憶手段内の１モジュール分の論理回路接続情報とブ
ロック内ゲート段数情報記憶手段に記憶されているブロ
ック毎のゲート段数情報より論理回路のフリップフロッ
プ間のゲート段数ルール解析を行ないエラーの対象とな
った部位を指定する論理回路フリップフロップ間ゲート
段数ルール解析手段と、 前記階層制御手段により選択された前記論理回路接続情
報記憶手段内の１モジュール分の論理回路接続情報と前
記ブロック内ゲート段数情報記憶手段に記憶されている
ブロック毎のゲート段数情報より１モジュールを１ブロ
ックとみなしたゲート段数情報を生成し前記ブロック内
ゲート段数情報記憶手段に記憶させるゲート段数情報自
動生成手段と、 前記論理回路フリップフロップ間ゲート段数ルール解析
手段で指定したエラーの対象となった部位情報を出力す
る論理回路フリップフロップ間ゲート段数ルール解析結
果出力手段とを有することを特徴とする論理回路のフリ
ップフロップ間ゲート段数ルール解析方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283924A JPH04157571A (ja) | 1990-10-22 | 1990-10-22 | 論理回路のフリップフロップ間ゲート段数ルール解析方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283924A JPH04157571A (ja) | 1990-10-22 | 1990-10-22 | 論理回路のフリップフロップ間ゲート段数ルール解析方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157571A true JPH04157571A (ja) | 1992-05-29 |
Family
ID=17671975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2283924A Pending JPH04157571A (ja) | 1990-10-22 | 1990-10-22 | 論理回路のフリップフロップ間ゲート段数ルール解析方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038079A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 半導体集積回路の設計方法および装置 |
-
1990
- 1990-10-22 JP JP2283924A patent/JPH04157571A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038079A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 半導体集積回路の設計方法および装置 |
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