JPH0654098U - 楽音生成用ｌｓｉ - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩ内の音源ブロックが外部の波形メモリ
をアクセスする動作と、同じＬＳＩ内のマイクロコンピ
ュータ部が外部のデータ用メモリ又はワークメモリをア
クセスする動作を、少ないピン数で実現することを目的
とする。 【構成】 音源ブロック１０８は、２サイクルずつＰＣ
Ｍ波形ＲＯＭ１０６へのアドレス信号ＷＡＤを重複して
出力する。マイクロコンピュータ部１０３は、任意の１
サイクルの間、データ用ＲＯＭ１０４又はワークＲＡＭ
１０５へのアドレス信号ＣＡＤをメモリコントローラ１
０７に出力する。１０７は、アドレス信号ＣＡＤが指定
されたサイクルのみ、それをアドレスバス１１３に出力
し、上記アクセスを許可する。１０７は、上記重複する
２サイクルのうち、１０３によるアクセスが行われてい
ない一方のサイクルで、アドレス信号ＷＡＤを１１３に
出力し、データバス１１２からＰＣＭ波形データを取り
込み、音源ブロック１０８に転送する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、音源ブロックとそれを制御するマイクロコンピュータ部が同一チッ プ内に内蔵された楽音生成用ＬＳＩに係り、更に詳しくは、音源ブロックによる ＬＳＩ外部に接続された波形メモリのアクセス、及びマイクロコンピュータ部に よるＬＳＩ外部に接続されたデータ用メモリ又はワークメモリのアクセスを制御 するための技術に関する。

【０００２】

【従来の技術】

従来、電子楽器システムなどの楽音生成装置では、鍵盤やスイッチ等の操作状 態の検出、及びそれらの操作状態に基づく楽音生成指示は汎用のマイクロコンピ ュータで行われ、実際の楽音波形の生成は専用の音源ＬＳＩで行われていた。

【０００３】 そして、音源ＬＳＩによる波形生成方式として、その外部に接続された波形メ モリから読み出した波形に、フィルタ等の演算処理を施して楽音波形を生成する 方式が多く採用されている。

【０００４】 図５は、従来例の構成図である。 マイクロコンピュータ５０３は、プログラムＲＯＭは内蔵しているが、自動演 奏データなどが格納されるデータ用ＲＯＭ５０４、及び発音制御データなどが格 納されるワークＲＡＭ５０５は、データバス５１１及びアドレスバス５１２を介 して、マイクロコンピュータ５０３のＬＳＩの外部に接続される。

【０００５】 マイクロコンピュータ５０３は、スイッチ５０２の操作状態によって決定され る楽音を鍵盤５０１の押鍵に応じて発生させるように、データバス５１１及びア ドレスバス５１２を介して、マイクロコンピュータ５０３の外部に接続される音 源ＬＳＩ５０７を制御する。

【０００６】 音源ＬＳＩ５０７は、ＰＣＭ波形ＲＯＭ５０６から、ＰＣＭ波形データを、マ イクロコンピュータ５０３から指示された音階に応じた歩進速度で読み出し、そ れに対して信号処理を施して得られる楽音波形を生成し出力する。

【０００７】 音源ＬＳＩ５０７から出力された楽音波形は、Ｄ／Ａ変換器５０８でアナログ 楽音信号に変換され、アンプ５０９で増幅された後、スピーカ５１０から放音さ れる。

【０００８】

【考案が解決しようとする課題】

近年、ＬＳＩ技術の発達により、１チップのＬＳＩ上にマイクロコンピュータ 部と音源ブロックを始めとする複数の機能ブロックを集積することが可能になっ てきた。

【０００９】 その場合でも、データ用メモリ、ワークメモリ、及び波形メモリなどの大容量 のメモリはＬＳＩに内蔵できないため、それらはＬＳＩの外部に接続される形態 が採用される。

【００１０】 ここで、音源ブロックは一定周期毎に正確に波形メモリをアクセスする必要が あり、一方、マイクロコンピュータ部はプログラムの動作に応じた任意のタイミ ングでデータ用メモリやワークメモリをアクセスする必要がある。従って、マイ クロコンピュータ部と音源ブロックを単純に１チップに集積化しただけでは、波 形メモリをアクセスするバスとデータ用メモリ又はワークメモリをアクセスする バスが独立して必要になって、ＬＳＩのピン数が非常に多くなってしまう。その 結果、ＬＳＩの製造コストの上昇、実装コストの上昇、及び装置の大型化を招い てしまうという問題点を有している。

【００１１】 本考案の課題は、音源ブロックが外部の波形メモリをアクセスする動作と、マ イクロコンピュータ部が外部のデータ用メモリ又はワークメモリをアクセスする 動作を、少ないピン数で実現することにある。

【００１２】

【課題を解決するための手段】

本考案は、集積回路の外部にデータバス及びアドレスバスを介して接続される 波形メモリなどの第１種の記憶手段とデータ用メモリ又はワークメモリなどの第 ２種の記憶手段をアクセスしながら楽音波形の生成を行う楽音生成用ＬＳＩを前 提とする。

【００１３】 そして、まず、集積回路内に集積され、楽音波形を生成し、少なくとも第１種 の記憶手段をアクセスし、そのアクセス時に、所定周期毎に、その所定周期と同 じかそれより短い連続する少なくとも集積回路の処理サイクル（基本動作サイク ル又はメモリアクセスサイクルなど）の２サイクルの間第１種の記憶手段をアク セスする同じアドレスを出力する楽音波形生成手段を有する。

【００１４】 次に、上述の集積回路内に集積され、入力される演奏情報に従って楽音波形生 成手段を制御し、第２種の記憶手段をアクセスし、そのアクセス時に、処理サイ クルの連続しない１サイクルの間第２種の記憶手段をアクセスするアドレスを出 力する演奏情報制御手段を有する。

【００１５】 そして、次のようなアクセス制御手段を有する。即ち、このアクセス制御手段 は、上述の集積回路内に集積され、演奏情報制御手段から第２種の記憶手段をア クセスするアドレスが出力されている処理サイクルにおいて、その第２種の記憶 手段をアクセスするアドレスをアドレスバスに出力すると共に、演奏情報制御手 段と第２種の記憶手段の間でデータバスを介してデータの転送を行わせる。また 、このアクセス制御手段は、楽音波形生成手段から第１種の記憶手段をアクセス する同じアドレスが出力されている前述した連続する少なくとも２処理サイクル のうちの１サイクルであって演奏情報制御手段から第２種の記憶手段をアクセス するアドレスが出力されていない処理サイクルにおいて、その第１種の記憶手段 をアクセスするアドレスをアドレスバスに出力すると共に、楽音波形生成手段と 第１種の記憶手段にデータバスを介してデータの転送を行わせる。

【００１６】

【作用】

楽音波形生成手段は、所定周期毎に、その所定周期と同じかそれより短い連続 する少なくとも２処理サイクルの間第１種の記憶手段をアクセスする同じアドレ スを重複して出力する。

【００１７】 一方、集積回路内に集積される演奏情報制御手段は、第２種の記憶手段をアク セスする場合、処理サイクルの連続しない１サイクルの間だけ第２種の記憶手段 をアクセスするアドレスを出力する。

【００１８】 アクセス制御手段は、任意の１処理サイクルの間だけ演奏情報制御手段からの アドレスを受け付けて演奏情報制御手段と第２種の記憶手段の間でデータの転送 を行わせたとしても、楽音波形生成手段に対して、上記処理サイクル以外のサイ クルで、上記処理サイクルにおいて楽音波形生成手段から出力されているアドレ スと同じアドレスを受け付けることができ、そのアドレスに基づいて楽音波形生 成手段と第１種の記憶手段にデータの転送を行わせることができる。

【００１９】 従って、楽音波形生成手段は、波形メモリなどの特定の第１種の記憶手段を上 述の所定周期毎に正確にアクセスすることができ、かつ、演奏情報制御手段は、 データ用メモリ又はワークメモリなどの第２種の記憶手段を任意のタイミングで アクセスすることができる。

【００２０】

【実施例】

以下、図面を参照しながら本考案の実施例につき詳細に説明する。 ＜実施例の構成＞ 図１は、本考案の実施例の全体構成図である。

【００２１】 破線で囲まれた部分が１チップのＬＳＩ１２４である。 マイクロコンピュータ部１０３は、プログラムＲＯＭを内蔵しており、それに 内蔵されたプログラムに従って、データバス１１２及びアドレスバス１１３を介 してＬＳＩ外部に接続される、例えば自動演奏データが格納されるデータ用ＲＯ Ｍ１０４又は発音制御データが格納されるワークＲＡＭ１０５をアクセスしなが ら、スイッチ１０２の操作状態によって決定される楽音を鍵盤１０１の押鍵に応 じて発生させるように音源ブロック１０８を制御する。

【００２２】 音源ブロック１０８は、データバス１１２及びアドレスバス１１３を介してＬ ＳＩ外部に接続されるＰＣＭ波形ＲＯＭ１０６から、ＰＣＭ波形データを、マイ クロコンピュータ部１０３から指示された音階に応じた歩進速度で読み出し、そ れに対して信号処理を施して得られる楽音波形を生成し出力する。

【００２３】 音源ブロック１０８から出力された楽音波形は、Ｄ／Ａ変換器１０９でアナロ グ楽音信号に変換され、アンプ１１０で増幅された後、スピーカ１１１から放音 される。

【００２４】 ここで、マイクロコンピュータ部１０３によってアクセスされるデータ用ＲＯ Ｍ１０４及びワークＲＡＭ１０５、並びに音源ブロック１０８によってアクセス されるＰＣＭ波形ＲＯＭ１０６は、データバス１２２及びアドレスバス１２３を 共有している。そして、マイクロコンピュータ部１０３によるデータ用ＲＯＭ１ ０４又はワークＲＡＭ１０５のアクセスと、音源ブロック１０８によるＰＣＭ波 形ＲＯＭ１０６のアクセスの間の競合の制御は、メモリコントローラ１０７が行 う。

【００２５】 マイクロコンピュータ部１０３がデータ用ＲＯＭ１０４又はワークＲＡＭ１０ ５をアクセスする場合には、アドレス信号ＣＡＤがメモリコントローラ１０７か らアドレスバス１２３に出力され、アクセスデータはデータバス１２２を介して 授受される。

【００２６】 一方、音源ブロック１０８がＰＣＭ波形ＲＯＭ１０６をアクセスする場合は、 アドレス信号ＷＡＤがメモリコントローラ１０７からアドレスバス１２３に出力 され、ＰＣＭ波形ＲＯＭ１０６から読み出されたＰＣＭ波形データは、波形デー タＷＤＴとして、データバス１２２からメモリコントローラ１０７を介して音源 ブロック１０８に転送される。

【００２７】 図２は、図１のメモリコントローラ１０７の回路構成図である。 デコーダ２０４は、マイクロコンピュータ部１０３からのアドレス信号ＣＡＤ が、マイクロコンピュータ部１０３に内蔵されているメモリ部を指定している場 合にはデコーダ出力ＤＥＣＯをハイレベルにし、ＬＳＩ外部に接続されるデータ 用ＲＯＭ１０４又はワークＲＡＭ１０５を指定している場合にはデコーダ出力Ｄ ＥＣＯをローレベルにする。

【００２８】 セレクタ２０６は、デコーダ出力ＤＥＣＯがハイレベルの場合には音源ブロッ ク１０８からのアドレス信号ＷＡＤを選択し、それをアドレスバス１２３にアド レス信号ＡＤＲとして出力し、デコーダ出力ＤＥＣＯがローレベルの場合にはマ イクロコンピュータ部１０３からのアドレス信号ＣＡＤを選択し、それをアドレ スバス１２３にアドレス信号ＡＤＲとして出力する。

【００２９】 デコーダ出力ＤＥＣＯは、クロックＣＫＤのタイミングでＦＦ（フリップフロ ップ）２０５にセットされ、制御信号ＩＮＨＢを出力する。 アンドゲート２０２は、制御信号ＩＮＨＢがハイレベルの場合、即ち、マイク ロコンピュータ部１０３がデータ用ＲＯＭ１０４又はワークＲＡＭ１０５をアク セスしていないときに、クロックＣＫ１をラッチクロックＲＣＫとして出力し、 このラッチクロックＲＣＫによってデータバス１２２上のＰＣＭ波形データＤＡ ＴがＦＦ２０１に取り込まれる。

【００３０】 更に、ＦＦ２０１から出力される波形データＷＤＴ０は、クロックＣＫ２の基 づいてＦＦ２０３にラッチされ、波形データＷＤＴとして音源ブロック１０８に 出力される。 ＜実施例の動作原理＞ 上述の構成を有する実施例の動作原理について、まず説明する。

【００３１】 まず、音源ブロック１０８は、通常は、ＬＳＩの基本動作サイクルの２サイク ルずつＰＣＭ波形ＲＯＭ１０６をアクセスする同じアドレス信号ＷＡＤをメモリ コントローラ１０７に重複して指定する。メモリコントローラ１０７は、この２ 基本動作サイクルずつ同じアドレス信号ＷＡＤをアドレス信号ＡＤＲとしてアド レスバス１１３に順次出力する。そして、メモリコントローラ１０７は、上述の ２基本動作サイクルずつ同じアドレス信号ＡＤＲに対応してＰＣＭ波形ＲＯＭ１ ０６からデータバス１１２に出力される２基本動作サイクルずつ同じＰＣＭ波形 データＤＡＴのうち、何れか一方のサイクルのデータを選択し、それを波形デー タＷＤＴとして音源ブロック１０８に出力する。

【００３２】 一方、マイクロコンピュータ部１０３は、上述の動作中における任意のタイミ ングで、１基本動作サイクルの間、データ用ＲＯＭ１０４又はワークＲＡＭ１０ ５をアクセスするアドレス信号ＣＡＤをメモリコントローラ１０７に出力する。 この場合、メモリコントローラ１０７は、アドレス信号ＣＡＤが指定されたサイ クルの間のみ、アドレス信号ＷＡＤではなくアドレス信号ＣＡＤを選択し、それ をアドレス信号ＡＤＲとしてアドレスバス１１３に順次出力する。マイクロコン ピュータ部１０３は、アドレス信号ＣＡＤを出力したサイクルにおいて、データ 用ＲＯＭ１０４又はワークＲＡＭ１０５との間でデータバス１１２を介して、デ ータを授受する。一方、メモリコントローラ１０７は、アドレス信号ＣＡＤが選 択されるサイクルにおいてはデータバス１１２上のデータＤＡＴを選択せず、ア ドレス信号ＷＡＤが選択されるサイクルにおいてのみ、ＰＣＭ波形ＲＯＭ１０６ からデータバス１１２に出力されるＰＣＭ波形データＤＡＴを選択し、それを波 形データＷＤＴとして音源ブロック１０８に出力する。

【００３３】 上述のように、本実施例では、マイクロコンピュータ部１０３は任意のサイク ルでデータ用ＲＯＭ１０４又はワークＲＡＭ１０５をアクセスできる。この場合 に、マイクロコンピュータ部１０３は、データ用ＲＯＭ１０４又はワークＲＡＭ １０５をアクセスする毎に、必ず内部のプログラムＲＯＭをアクセスするため、 データ用ＲＯＭ１０４又はワークＲＡＭ１０５を連続するサイクルでアクセスす ることはない。従って、音源ブロック１０８は、連続する２基本動作サイクルの うち少なくとも一方のサイクルにおいて、必ずＰＣＭ波形ＲＯＭ１０６をアクセ スでき、ＰＣＭ波形データを取得できる。

【００３４】 このように、本実施例では、データ用ＲＯＭ１０４、ワークＲＡＭ１０５、及 びＰＣＭ波形ＲＯＭ１０６が共通のデータバス１１２及びアドレスバス１１３に 接続されたもとで、音源ブロック１０８が一定周期毎に正確に波形メモリをアク セスでき、かつ、マイクロコンピュータ部１０３が任意のタイミングでデータ用 ＲＯＭ１０４又はワークＲＡＭ１０５をアクセスできる。 ＜実施例の具体的動作＞ 本実施例の具体的な動作につき、以下に詳細に説明する。

【００３５】 図３は、本実施例の動作タイミングチャートである。 図３(a) のクロックＣＫ０は、基本クロック、図３(b) のクロックＣＫＤ、図 ３(c) のクロックＣＫ１、及び図３(d) のクロックＣＫ２は、基本クロックＣＫ ０を分周したものである。

【００３６】 図３(d) に示されるＣＹＣＬは、ＬＳＩの基本動作サイクルである。マイクロ コンピュータ部１０３及び音源ブロック１０８ともに、この基本動作サイクルＣ ＹＣＬに同期して動作する。

【００３７】 図３(f) に示されるＷＡＤは、音源ブロック１０８が指定するアドレス信号で あり、その値は、図に示されるように、２サイクル毎に変化する。 次に、図４は、マイクロコンピュータ部１０３のメモリマップの一例を示した 図である。

【００３８】 アドレス空間は、ページ０からページ２までのアドレス空間からなり、各ペー ジは６４ｋバイトの空間である。 マイクロコンピュータ部１０３が内蔵するＲＯＭ、ＲＡＭ、及びレジスタのア ドレス空間は、それぞれページ０に存在し、それぞれ、３２ｋバイト、１ｋバイ ト、及び１２８バイトの空間である。

【００３９】 一方、ＬＳＩ外部に接続されるワークＲＡＭ１０５及びデータ用ＲＯＭ１０４ の各アドレス空間は、それぞれ、ページ１及びページ２の各６４ｋバイトの空間 である。

【００４０】 今、例えば図３(e) に示されるサイクル２及びサイクル３のタイミングにおい て、マイクロコンピュータ部１０３がアドレス信号ＣＡＤとしてページ０を指定 している場合には、デコーダ２０４（図２）は、図３(g) に示されるように、ハ イレベルのデコーダ出力ＤＥＣＯを出力している。

【００４１】 この場合には、セレクタ２０６は、上述の２サイクルの間、音源ブロック１０ ８からの図３(f) に示されるアドレスｂを示す同じアドレス信号ＷＡＤを選択し て、それをアドレス信号ＡＤＲとしてアドレスバス１１３に出力している。

【００４２】 図３(g) に示されるサイクル２と３の間ハイレベルとなるデコーダ出力ＤＥＣ Ｏは、クロックＣＫＤに同期した時点ｔ４及びｔ６においてＦＦ２０５に取り込 まれ、この結果、制御信号ＩＮＨＢは、図３(h) に示されるように、時点ｔ４〜 ｔ８までの間ハイレベルとなる。この期間、アンドゲート２０２はオンとなり、 時点ｔ５とｔ７で入力する図３(c) に示されるクロックＣＫ１が、図３(i) に示 されるように、ラッチクロックＲＣＫとして出力される。

【００４３】 ＦＦ２０１は、上述の時点ｔ５とｔ７で入力するクロックＲＣＫに従って、サ イクル２と３の間ＰＣＭ波形ＲＯＭ１０６からデータバス１１２に出力されてい るＰＣＭ波形データＤＡＴの同じ内容ｄ（ｂ）を、図３(j) に示されるように、 波形データＷＤＴ０として２回取り込む。従って、ＦＦ２０１には、２回目に取 り込まれたＰＣＭ波形データＤＡＴの内容ｄ（ｂ）が残る。

【００４４】 ＦＦ２０３は、図３(d) に示されるように、連続する２基本動作サイクルＣＹ ＣＬのうち後半の先頭でのみ発生するクロックＣＫ２に従って、図３(k) に示さ れるように、時点ｔ９において、ＦＦ２０１にラッチされたＰＣＭ波形データＤ ＡＴの内容ｄ（ｂ）を取り込み、それを波形データＷＤＴとして音源ブロック１ ０８に出力する。

【００４５】 次に、例えば図３(e) に示されるサイクル０及びサイクル１のうち、後半のサ イクル１において、マイクロコンピュータ部１０３がアドレス信号ＣＡＤとして ページ１又は２を指定した場合には、デコーダ２０４（図２）は、図３(g) に示 されるように、サイクル１の間だけローレベルのデコーダ出力ＤＥＣＯを出力す る。

【００４６】 この場合は、セレクタ２０６は、サイクル０の間のみ音源ブロック１０８から の図３(f) に示されるアドレスａを示すアドレス信号ＷＡＤを選択し、サイクル １の間はマイクロコンピュータ部１０３からのアドレス信号ＣＡＤを選択して、 それらをアドレス信号ＡＤＲとしてアドレスバス１１３に出力する。

【００４７】 図３(g) に示されるサイクル０でハイレベルとなるデコーダ出力ＤＥＣＯは、 クロックＣＫＤに同期した時点ｔ０においてＦＦ２０５に取り込まれ、この結果 、制御信号ＩＮＨＢは、図３(h) に示されるように、時点ｔ０〜ｔ２までの間ハ イレベルとなる。この期間、アンドゲート２０２はオンとなり、時点ｔ１で入力 する図３(c) に示されるクロックＣＫ１が、図３(i) に示されるように、ラッチ クロックＲＣＫとして出力される。

【００４８】 ＦＦ２０１は、上述の時点ｔ１で入力するクロックＲＣＫに従って、サイクル ０の間ＰＣＭ波形ＲＯＭ１０６からデータバス１１２に出力されているＰＣＭ波 形データＤＡＴの内容ｄ（ａ）を、図３(j) に示されるように、波形データＷＤ Ｔ０として１回取り込む。

【００４９】 ＦＦ２０３は、図３(d) に示されるクロックＣＫ２に従って、図３(k) に示さ れるように、時点ｔ５において、ＦＦ２０１にラッチされたＰＣＭ波形データＤ ＡＴの内容ｄ（ａ）を取り込み、それを波形データＷＤＴとして音源ブロック１ ０８に出力する。

【００５０】 また、図３(g) に示されるサイクル１でローレベルとなるデコーダ出力ＤＥＣ Ｏは、クロックＣＫＤに同期した時点ｔ２においてＦＦ２０５に取り込まれ、こ の結果、制御信号ＩＮＨＢは、図３(h) に示されるように、時点ｔ２〜ｔ４まで の間ローレベルとなる。この期間、アンドゲート２０２はオフとなり、時点ｔ３ で入力する図３(c) に示されるクロックＣＫ１が、図３(i) に示されるように阻 止され、ラッチクロックＲＣＫは出力されない。

【００５１】 従って、ＦＦ２０１は、上述の時点ｔ３では、サイクル１の間データ用ＲＯＭ １０４又はワークＲＡＭ１０５に関係してデータバス１１２に出力されているデ ータは取り込まない。

【００５２】 しかし、この場合でも、前述したように、音源ブロック１０８は、サイクル０ においてＰＣＭ波形ＲＯＭ１０６から出力されたＰＣＭ波形データＤＡＴの内容 ｄ（ａ）を取り込むことができる。

【００５３】 次に、例えば図３(e) に示されるサイクル４及びサイクル５のうち、前半のサ イクル４において、マイクロコンピュータ部１０３がアドレス信号ＣＡＤとして ページ１又は２を指定した場合には、デコーダ２０４（図２）は、図３(g) に示 されるように、サイクル４の間だけローレベルのデコーダ出力ＤＥＣＯを出力す る。

【００５４】 この場合は、セレクタ２０６は、サイクル５の間のみ音源ブロック１０８から の図３(f) に示されるアドレスｃを示す同じアドレス信号ＷＡＤを選択し、サイ クル４の間はマイクロコンピュータ部１０３からのアドレス信号ＣＡＤを選択し て、それらをアドレス信号ＡＤＲとしてアドレスバス１１３に出力する。

【００５５】 図３(g) に示されるサイクル４でローレベルとなるデコーダ出力ＤＥＣＯは、 クロックＣＫＤに同期した時点ｔ８でＦＦ２０５に取り込まれ、この結果、制御 信号ＩＮＨＢは、図３(h) に示されるように、時点ｔ８〜ｔ１０までの間ローレ ベルとなる。この期間、アンドゲート２０２はオフとなり、時点ｔ９で入力する 図３(c) に示されるクロックＣＫ１が、図３(i) に示されるように阻止され、ラ ッチクロックＲＣＫは出力されない。

【００５６】 従って、ＦＦ２０１は、上述の時点ｔ９では、サイクル４の間データ用ＲＯＭ １０４又はワークＲＡＭ１０５に関係してデータバス１１２に出力されているデ ータは取り込まない。

【００５７】 しかし、この場合でも、音源ブロック１０８は、次に示されるように、サイク ル５においてＰＣＭ波形ＲＯＭ１０６から出力されるＰＣＭ波形データＤＡＴの 内容ｄ（ｃ）を取り込むことができる。

【００５８】 即ち、図３(g) に示されるサイクル５でハイレベルとなるデコーダ出力ＤＥＣ Ｏは、クロックＣＫＤに同期した時点ｔ１０においてＦＦ２０５に取り込まれ、 この結果、制御信号ＩＮＨＢは、図３(h) に示されるように、時点ｔ１０〜ｔ１ ２までの間ハイレベルとなる。この期間、アンドゲート２０２はオンとなり、時 点ｔ１１で入力する図３(c) に示されるクロックＣＫ１が、図３(i) に示される ように、ラッチクロックＲＣＫとして出力される。

【００５９】 ＦＦ２０１は、上述した時点ｔ１１で入力するクロックＲＣＫに従って、サイ クル５の間ＰＣＭ波形ＲＯＭ１０６からデータバス１１２に出力されているＰＣ Ｍ波形データＤＡＴの内容ｄ（ｃ）を、図３(j) に示されるように、波形データ ＷＤＴ０として１回取り込む。

【００６０】 ＦＦ２０３は、図３(d) に示されるクロックＣＫ２に従って、図３(k) に示さ れるように、時点ｔ１３において、ＦＦ２０１にラッチされたＰＣＭ波形データ ＤＡＴの内容ｄ（ｃ）を取り込み、それを波形データＷＤＴとして音源ブロック １０８に出力する。

【００６１】 このように、本実施例では、データ用ＲＯＭ１０４、ワークＲＡＭ１０５、及 びＰＣＭ波形ＲＯＭ１０６が共通のデータバス１１２及びアドレスバス１１３に 接続されたもとで、音源ブロック１０８が一定周期毎に正確に波形メモリをアク セスでき、かつ、マイクロコンピュータ部１０３が任意のタイミングでデータ用 ＲＯＭ１０４又はワークＲＡＭ１０５をアクセスできる。 ＜他の実施例＞ 以上説明した実施例では、音源ブロック１０８は、２基本動作サイクルに１回 の割合で、ＰＣＭ波形ＲＯＭ１０６からＰＣＭ波形データを取得するように構成 されているが、本考案はこれに限られるものではなく、２サイクル以上の複数サ イクルに１回の割合で取得するように構成されてもよい。

【００６２】 また、上述の実施例では、基本動作サイクルを基準に動作が制御されたが、メ モリアクセスサイクルを基準に動作が制御されるようにしてもよい。

【００６３】

【考案の効果】

本考案によれば、集積回路の外部に共通のデータバス及びアドレスバスを介し て、波形メモリなどの第１種の記憶手段と、データ用メモリ又はワークメモリな どの第２種の記憶手段が接続される構成のもとで、演奏情報制御手段が第２種の 記憶手段を任意のタイミングでアクセスすることを可能とすると共に、楽音波形 生成手段が、所定周期毎に、その所定周期内の複数の処理サイクルのうち１サイ クルで、その周期に対応する第１種の記憶手段を正確にアクセスすることを保証 することが可能となる。

【００６４】 これにより、１チップの集積回路内に、共通のデータバスとアドレスバスのた めだけの少ないピン数で、楽音波形生成手段と演奏情報制御手段を集積化するこ とが可能となる。

【図面の簡単な説明】

【図１】本考案の実施例の全体構成図である。

【図２】メモリコントローラの回路構成図である。

【図３】本考案の実施例の動作タイミングチャートであ
る。

【図４】マイクロコンピュータ部のメモリマップを示し
た図である。

【図５】従来例の構成図である。

【符号の説明】

１０１ 鍵盤 １０２ スイッチ １０３ マイクロコンピュータ部 １０４ データ用ＲＯＭ １０５ ワークＲＡＭ １０６ ＰＣＭ波形ＲＯＭ １０７ メモリコントローラ １０８ 音源ブロック １０９ Ｄ／Ａ変換器 １１０ アンプ １１１ スピーカ ２０１、２０３、２０５ ＦＦ（フリップフロッ
プ） ２０２ アンドゲート ２０４ デコーダ ２０６ セレクタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 集積回路の外部にデータバス及びアドレ
   スバスを介して接続される第１種の記憶手段と第２種の
   記憶手段をアクセスしながら楽音波形の生成を行う楽音
   生成用ＬＳＩにおいて、 前記集積回路内に集積され、前記楽音波形を生成し、少
   なくとも前記第１種の記憶手段をアクセスし、該アクセ
   ス時に、所定周期毎に、該所定周期と同じかそれより短
   い連続する少なくとも前記集積回路の処理サイクルの２
   サイクルの間前記第１種の記憶手段をアクセスする同じ
   アドレスを出力する楽音波形生成手段と、 前記集積回路内に集積され、入力される演奏情報に従っ
   て前記楽音波形生成手段を制御し、前記第２種の記憶手
   段をアクセスし、該アクセス時に、前記処理サイクルの
   連続しない１サイクルの間前記第２種の記憶手段をアク
   セスするアドレスを出力する演奏情報制御手段と、 前記集積回路内に集積され、前記演奏情報制御手段から
   前記第２種の記憶手段をアクセスするアドレスが出力さ
   れている前記処理サイクルにおいて、該第２種の記憶手
   段をアクセスするアドレスを前記アドレスバスに出力す
   ると共に、前記演奏情報制御手段と前記第２種の記憶手
   段の間で前記データバスを介してデータの転送を行わ
   せ、前記楽音波形生成手段から前記第１種の記憶手段を
   アクセスする同じアドレスが出力されている前記連続す
   る少なくとも２処理サイクルのうちの１サイクルであっ
   て前記演奏情報制御手段から前記第２種の記憶手段をア
   クセスするアドレスが出力されていない処理サイクルに
   おいて、該第１種の記憶手段をアクセスするアドレスを
   前記アドレスバスに出力すると共に、前記楽音波形生成
   手段と前記第１種の記憶手段の間で前記データバスを介
   してデータの転送を行わせるアクセス制御手段と、 を有することを特徴とする楽音生成用ＬＳＩ。