JPH04157700A - Ｐｒｏｍ内蔵集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＲＯＭ内蔵集積回路に関し、特に誤り訂正機
能を有するＰＲＯＭ内蔵集積回路に関する。

〔従来の技術〕

従来の誤り訂正回路を内蔵したＰＲＯＭ集積回路につい
て、第８図乃至第１０図を参照して説明する。

第８図は従来の一例を示すＰＲＯＭ内蔵集積回路のフロ
ック図である。

第８図に示すように、従来のＰＲＯＭ内蔵集積回路は、
データ入出力バッファ１と、アドレスバッファ２と、Ｐ
ＲＯＭ３Ａと、検査ヒツト生成回路４および誤り訂正回
路６Ａとを有し、アドレス信号は外部アドレス端子ＡＯ
〜Ａｎに入力され、７１”Ｌ／スバッファ２を介して、
ＰＲＯＭ３Ａに入力されている。また、リード信号ＲＤ
はアクティブ（“′０”）のとき、ＰＲＯＭ３Ａに対す
るデータ読み出しを指示する信号であり、ライト信号Ｐ
ＲＧはアクティブ（０″）のとき、ＰＲＯＭ３Ａに対す
るデータ書き込みを指示する信号である。更に、データ
信号は外部データ端子Ｄｏ〜Ｄｎから入出力される。デ
ータ入出力バッファ１はデータ端子ＤＣ１”Ｄｎに接続
され、リート信号π１−が“０”のとき圧力バッファと
して動作しデータ信号を出力し、ライト信号ＰＲＧが“
Ｏ″のとき人力バッファとして動作しデータ信号を入力
する。

次にＰＲＯＭ３Ａへのデータ信号の書き込み動作につい
て説明する。

まず、アドレス端子ＡＯ〜Ａｎからアドレス信号が入力
され、アドレスバッファ２を介してＰＲＯＭ３Ａに入力
されると、ＰＲＯＭ３Ａのアドレスが指定される。次に
、ライト信号ＰＲＧを０″にし、データ端子ＤＯ〜Ｄｎ
からデータ信号を入力すると、データ人出カバラフ７１
を介して検査ビット生成回路４にデータ信号が入力され
る。ここで、説明を簡素化するために、データ入力は８
ビツト構成とする。

ＰＲＯＭ３Ａには、８ビツトのデータ入出力バッファ１
より出力された８ビツトデ一〃夕信号が入力されるので
、ＰＲＯＭ３Ａのデータビットセルに入力される。。一
方、検査ビット生成回路４からの出力データＣＯ〜Ｃ３
がＰＲＯＭ３Ａの検査ビットセルに入力さ九る。すなわ
ち、アドレスＡＯ〜Ａｎで示されるＰＲＯＭ３Ａのビッ
ト数は１２ビツトとなる。

次に、ＰＲＯＭ３Ａからのデータ信号の読み出し動作に
ついて説明する。

まず、リード″信号πｒが“Ｏｎのとき、アドレス端子
ＡＯ＝Ａｎで示されたＰＲＯＭ３Ａの内容が１２ビツト
で読み出される。この１２ビツトデータは誤り訂正回路
６Ａに入力され、ＰＲＯＭ３Ａに書き込まれたデータに
１ビツトの誤りが発生したとき、検査信号を使用して誤
りを訂正したデータ信号ＤＯＡ−Ｄ７Ａを出力する。こ
の読み出されたデータ信号ＤＯＡ〜Ｄ７Ａはデータ入出
力バッファ１を介しデータ信号端子ＤＯ〜Ｄ７より出力
される。

第９図は第８図に示す検査ビット生成回路図である。

ビットのデータ信号ＤＯ〜Ｄ８を入力し、検査信号Ｃｏ
−０３を出力する。ここで、データ信号ＤＯ〜Ｄ７から
検査信号ＣＯ〜Ｃ３を生成する論理式を示す。尚、“＋
”は排他的論理和を表わす。

例えば、検査信号ＣＯを圧力するＸ１２は、（１）式に
示したように、ＤＯ，Ｄ３．Ｄ４．Ｄ６．Ｄ７を入力と
している。また、検査信号０１〜Ｃ３を圧力するＸ１３
〜Ｘ１５も同様である。

第１０図は第８図に示す誤り訂正回路図である。

第１０図に示すように、この誤り訂正回路６Ａは排他的
論理和（ＸＯＲ）ＸＯ〜Ｘｌｌと、ＡＮＤゲートＡ８〜
Ａ１５とを有し、ＰＲＯＭ３Ａからのデータビットセル
の出力信号ＤＯ〜Ｄ７と検査ビットセルの出力信号Ｃｏ
−０３とを入力する。

このデータビットセル出力信号ＤＯ〜Ｄ７のうち１ビツ
トの誤りが発生したとき、それを訂正し、訂正された圧
力信号ＤＯＡ−Ｄ７Ａを出力するが、誤りが発生してい
ない場合は、データ信号ＤＯ〜Ｄ７をそのまま訂正され
た信号ＤＯＡ〜Ｄ７Ａとして出力する。Ｘ０ＲＸＯ〜Ｘ
３は以下の（２）式に基づき、ＰＲＯＭ３Ａの出力信号
Ｄｏ−Ｄ７および、ＣＯ〜Ｃ３を入力し、誤りが発生し
たデータ信号のヒツトを示すコードなＣＯＡ〜Ｃ３Ａと
して！１耳Ｓ０ 次に示す第１表は、Ｘ０ＲＸＯ〜Ｘ３の出力と誤りビッ
トの対応を表わし、ＰＲＯＭ３Ａの出力ＤＯ〜Ｄ７に対
してどのビットが誤っているかを示している。

第　　　１　　　表 また、第１０図におけるＡＮ′Ｄゲー）Ａ８〜Ａ１５は
Ｘ０ＲＸＯ〜Ｘ３の出力信号ＣＯＡ〜Ｃ７Ａを第１表に
基づきデコードするものであり、ＡＮＤゲー）Ａ８〜Ａ
１５は誤りピッ）ＤＯ〜Ｄ７に対応している。すなわち
、誤りが発生した場合、各誤りビットに対応した各ＡＮ
Ｄゲートがアクティブになる。例えば、ＤＯビットに誤
りが発生すると、Ｘ０ＲＸＯ〜Ｘ３の出力は、”１１０
０”となり、ＡＮＤゲー）Ａ８がアクティブ（“１″）
となる。従って、ＤＯビットに誤りが発生したことがわ
かり、誤りビットを反転してやれば、正しい（エラーの
訂正された）信号かえられる。更に、ＸＯＲゲー）Ｘ４
はデータ信号のＤＯビットとＡＮＤゲー）Ａ８の出力を
入力としており、Ｄ。

ビットに誤りが発生すると、ＡＮＤゲー）Ａ８が“１″
となる。従って、Ｘ０ＲＸ４の圧力はＤＯビットの反転
となり、誤りが訂正されたデータ信号ありＯＡビットか
えられる。また、Ｘ０ＲＸ５〜ＸｌｌもＸ０ＲＸ４と同
様に、データ信号のビットＤ１〜Ｄ７とＡＮＤＡ９〜Ａ
１５の出力を入力し、誤りが訂正されたデータ信号のＤ
ＩＡ〜Ｄ７Ａを出力する。

〔発明が解決しようとする課題〕

上述した従来の誤り訂正回路を持つＰＲＯＭを内蔵する
集積回路は、データとして信頼性をさほど要求されず、
誤り訂正回路が必要でない場合でも、検査ビットセルを
他の目的に利用できないという欠点がある。

本発明の目的は、かかるＰＲＯＭを有効に活用すること
のできるＰＲＯＭ内蔵集積回路を提供することにある。

〔課題を解決するための手段〕

本発明のＰＲＯＭ内蔵集積回路は、誤り訂正機能を有す
るＰＲＯＭを内蔵したＰＲＯＭ内蔵集積回路において、
データを記憶するデータビットセルおよび前記データの
誤りを訂正するための検査ビットセルを備えたＰＲＯＭ
と、前記検査ビットセルをデータビットセ、ルとして使
用する手段および検査ビットセルとして使用する手段を
選択する選択手段とを有して構成される。

口実絶倒〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すＰＲＯＭ内蔵集積
回路のブロック図である。

第１図に示すように、本実施例は前述第６図の従来例に
入力データ切換回路５と、マルチプレクサ７と、出力デ
ータ切換回路８とを付加し、これらを制御するモード選
択信号ＦＣＣを用いたものである。

まず、アドレス信号はアドレス端子ＡＯ〜Ａｎに入力さ
れ、アドレスバッファ２を介してＰＲＯＭ３に入力され
る。リード信号■はアクティブ（０”）のときにＰＲＯ
Ｍ３に対するデータ読み出しを指示する信号である。ま
た、ライト信号ＰＲＧはアクティブ（０”）のとき、Ｐ
ＲＯＭ３に対するデータ書き込みを指示する信号である
。

一方、データ信号はデータ端子ＤＯ〜Ｄｎを介し、デー
タ入出力バッファ１との間で入圧力される。

“０”のとき呂カバッファとして動作しデータ信号を出
力し、ライト信号ＰＲＧが°“Ｑ”のとき入力バッファ
として動作しデータ信号を入力する。

更に、モード選択信号ＦＣＣはアクティブ（“１″）の
とき、上述した集積回路は誤り訂正回路を付加したＰＲ
ＯＭ内蔵集積回路として動作を行ない、モード選択信号
ＦＣＣが０“のときは誤り訂正回路を持たないＰＲＯＭ
内蔵集積回路としての動作を行なう。

次に、モード選択信号ＥＣＣがアクティブ（１″）のと
きの動作を第２図を参照して説明するが、ＰＲＯＭ３へ
のデータ信号の書き込み動作及び読み圧しに関する検査
ビット生成回路４の動作は従来例で説明したものと同様
であるので省略する。

第２図は第１図に示す入力データ切換回路図である。

第２図に示すように、この入力データ切換回路５におけ
るモード選択信号ＦＣＣは１″であるので、インバータ
エ１の出力は０′”となる。この結果、トランスファー
Ｔｏ〜Ｔ７はオフとなり、トランスファーＴ８〜Ｔｌｌ
はオンとなる。従って、ＰＲＯＭ３の入力データアドレ
スが偶数アドレス（ＡＯ＝Ｏ）のとき、入力データ切換
回路５の出力データＣＯ〜Ｃ３は、入力データＤＯ〜Ｄ
７の下位４ビツトとしてＰＲＯＭ３に出力される。

また、ＰＲＯＭ３の入力データアドレスが奇数アドレス
（ＡＯ＝１）のとき、入力データ切換回路５の出力デー
タＣＯ〜Ｃ３は、入力データＤＯ〜Ｄ７の上位４ビツト
としてＰＲＯＭ３に圧力される。

次に、ＰＲＯＭ３の内部動作を第３図を用いて説明する
。

第３図は第１図に示すＰＲＯＭ構成図である。

第３図に示すように、ＰＲＯＭ３はデータビットセル１
１と検査ビットセル１２が配線１３により接続された構
造を有し、データビットセル１１にはデータ入出力バッ
ファ１の出力データが入力され、検査ビットセル１２に
は入力データ切換回路５の出力データが入力される。こ
のＰＲＯＭ３においては、入力データアドレスの２７ド
レスで８ビツトの検査ビットセル１２を共有しており、
また検査ビットセル１２はデータビットセル１１のアド
レス制御とは別に入力データアドレスのＡ１でも制御さ
れている。従って、データビットセル１１のアドレスが
２アドレス進んでも、対応する検査ビットセルエ２は変
わらない。また、検査ビットセル１２の上位ビットと下
位ビットの制御は入力データアドレスのＡＯで制御され
、入力データアドレスが偶数アドレス（ＡＯ＝Ｏ）のと
きは下位ビットが選択され、入力データアドレスが奇数
アドレス（ＡＯ＝１）のときは上位ビットが選択される
。

一方、ＰＲＯＭ３から出力されたデータビットセル（０
０００Ｈ〜２７ＦＦＩ（）１１のデータは誤り訂正回路
６のＤＯ〜Ｄ７に入力され、ＰＲＯＭ５から出力された
検査ビットセル１２のデータはマルチプレクサ７で上位
ビットと下位ビットの選択が行なわれ、誤り訂正回路６
のＣｏ−０３に入力される。

第４図は第１図に示す誤り訂正回路図である。

第４図に示すように、誤り訂正回路６はモート選択信号
ＥＣＣがＩｆ　Ｉ　＋＋の場合、ＡＮＤゲートＡＯ−Ａ
７は第１０図で説明した従来例と同様の動作を行ない、
出力データ切換回路８は誤り訂正回路６の出力データＤ
ＯＡ−Ｄ７Ａをそのまま出力する。

一方、モード選択信号ＦＣＣか０“のときは、第２図で
説明した入力データ切換回路５のインハータエ１の出力
が１″となるので、入力データ切換回路５からはデータ
ＤＯ〜Ｄ７がそのまま出力される。また、データ入出力
バッファ１の圧力データは、アドレスがＯＯ００Ｈ〜２
７ＦＦＨのとき直接ＰＲＯＭ３に入力され、アドレスが
２８００Ｈ〜３Ｆ’ＦＦＨのとき入力データ切換回路５
を介してＰＲＯＭ３に入力される。

前述した第４図に示すように、モート選択信号ＥＣＣが
０″のとき、ＡＮＤケ−１・ＡＯ〜Ａ７の出力は′Ｏ”
となるので、誤り訂正回路６は入カデータＤｏ−Ｄ７を
そのままＤＯＡ−Ｄ７Ａとして出力する。一方、出力デ
ータ切換回路８はアドレスに基づき出力データの制御を
行なう。このときのＰＲＯＭ３の内部は第５図に示すと
おりである。

第５図は第３図同様のＰＲＯＭ構成図である。

第５図に示すように、第３図で説明したデータビットセ
ル１１．検査ビットセル１２はそれぞれデータビットセ
ルＩＩＡ、ＩＩＢとして独立したメモリーとして使用さ
れる。このデータビットセル１１Ｂはデータビットセル
ＩＩＡと同様にデータアドレス信号ＡＯ−Ａ１３により
アドレスの制御か行なわれる。アドレスがＯＯ００Ｈ〜
２７ＦＦＨの場合は、ＰＲＯＭ３の内部のデータビット
セル１１Ａのデータを誤り訂正回路６を介し出力データ
ＤＯＡ〜Ｄ７Ａとして出力し、アドレスが２８００Ｈ〜
３ＦＦＦＨの場合は、ＰＲＯＭＢ内の内部データビット
セルＩＩＢのデータを第１図に示すバス１０を介して出
力する。

要するに、モード選択信号ＦＣＣが°゛１″のとき、本
実施例は誤り訂正回路６をもつＩＯＫバイ）（ＯＯＯＯ
Ｈ〜２７ＦＦＨ）のＰＲＯＭ内蔵集積回路として使用で
き、モード選択信号ＦＣＣが＋＋　Ｏｎのときは、１６
にバイト　（００００Ｈ〜３ＦＦＦＨ）のＰＲＯＭ内蔵
集積回路として使用することができる。

第６図は本発明の第二の実施例を示すＰＲＯＭ内蔵集積
回路のブロック図であり、また第７図は第６図に示す入
力データ切換回路図である。

第６図に示すように、本実施例は前述した第８図の従来
例にデータ入出力バッファ１４と、入力データ切換回路
１５とを付加し、モート選択信号ＥＣＣを用いてそれぞ
れを制御するように構成される。データ入出力バッファ
１４はデータ端子り、＋１〜Ｄｍに接続され、データ入
出力バッファ１と同様の動作を行なう。

また、第７図に示すように、入力データ切換回路１５は
ＦＣＣ信号に基づき制御されるトランスファ（トランジ
スタ）Ｔ８〜Ｔｌ　１．Ｔ２０〜Ｔ２３と、インバータ
エ３とで構成される。

次に、本実施例の回路動作について説明する。

まず、モード選択信号ＦＣＣが１”のとき、第７図に示
す入力データ切換回路１５のインバータエ３の出力がＯ
となるため、トランスファＴ２０〜Ｔ２３はオフとなり
、トランスファＴ８〜Ｔｌｌはオンとなる。従って、第
６図に示す検査ビット生成回路４の出力データＣＯ〜Ｃ
３が入力データ切換回路１５を介してＰＲＯＭ３へ出力
される。

また、データ入出力バッファ１４はこのとき動作を行な
わない。これ以後のＰＲＯＭ３へのデータ信号の書込み
及び読み圧しに関する動作は、従来例と同様であるので
省略する。

次に、モード選択信号ＦＣＣが“０″のとき、入力デー
タ切換回路１５はインバータ■３の出力が“１”となる
ため、トランスファＴ２０〜Ｔ２３がオンとなり、トラ
ンスファＴ８〜Ｔｌｌはオフになる。従って、データ入
出力バッファ１４の比カデータＤ８〜Ｄｌｌが、圧力デ
ータＣＯ〜Ｃ３の代りにＤ　８Ａ−Ｄ　ＩＩＡとしてＰ
ＲＯＭ３へ出力される。

ここで、誤り訂正回路６の動作は前述した第一の実施例
と同様であつ、データＤ、〜ＤアはデータＤＯＡ〜Ｄ７
Ａとして、データ大田カデータノ・ッファ１に出力され
、データＤ８〜Ｄｌｌが直接データ入出力バッファ１４
に出力される。

要するに、モード集積信号ＥＣＣが１１１Ｍのとき、本
実施例は誤り訂正回路６をもつ８ビツトのＰＲＯＭ内蔵
集積回路として使用でき、モード選択信号ＥＣＣが“０
″のときは、１２ビツトのＰＲＯＭ内蔵集積回路として
使用できる。

〔発明の効果〕

以上説明したように、本発明は誤り訂正回路を付加した
ＰＲＯＭを内蔵する集積回路において、検査ビットセル
およびデータビットセルを備えたＰＲＯＭ、！：検査ビ
ットセルおよびデータビットセルを選択する選択手段と
を有することにより、ＰＲＯＭのデータとして高信頼性
を要求される場合には、誤り訂正回路を持つＰＲＯＭ内
蔵集積回路として使用することができ、また通常の信頼
性で良い場合には、検査ヒツトセルをデータビットセル
に使用することができるので、限られたＰＲＯＭを有効
に使用でき、しかも目的に応じてＰＲＯＭを利用できる
という効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すＰＲＯＭ内蔵集積
回路のブロック図、第２区は第１区に示す入力データ切
換回路図、第３図は第１図に示すＰＲＯＭ構成図、第４
図は第１図に示す誤り訂正回路図、第５図は第３図同様
のＰＲＯＭ構成図、第６図は本発明の第二の実施例を示
すＰＲＯＭ内蔵集積回路のブロック図、第７図は第６図
に示す入力データ切換回路図、第８図は従来の一例を示
すＦ　ＲＯＭ内蔵集積回路のブロック図、第９図は第８
図に示す検査ビット生成回路図、第１０図は第８図に示
す誤り訂正回路図である。 １．１４・・・・・データ入出力バッファ、２・・・・
・・アドレスバッファ、３・・・・　プログラマブルＲ
ＯＭ、４・・・・・・検査ビット生成回路、５，１５・
・・・入力データ切換回路、６・・・・・・誤り訂正回
路、７・・・・・・マルチプレクサ、８・・・・・・出
力データ切換回路、１１゜１１Ａ、ＩＩＢ・・・・・デ
ータビットセル、１２・・、・検査ピットセノペ　１３
・・・・・・配線、ＴＯ〜Ｔ２３・・・・・・トランス
ファー（トランジスタ）、ＩＩ〜工３・・・・インバー
タ、ＸＯ〜Ｘｌｌ・・・・・・排他的論理和回路（ＸＯ
Ｒ）、ＡＯ〜Ａ７．Ａ８〜Ａ１５・・・・・・ＡＮＤゲ
ート。 代理人　弁理士　　内　原　　　音 量　１　図 ５人かデ一り初捜凹誇 〆；≧す」Ｌ正目）ト 措　４　圏 一３ｐＲＯ／−／ 栖Ｓ　図 第６　図 牟　７　図 翳　ε　図

Claims (1)

1. 【特許請求の範囲】 １、誤り訂正機能を有するＰＲＯＭを内蔵したＰＲＯＭ
   内蔵集積回路において、データを記憶するデータビット
   セルおよび前記データの誤りを訂正するための検査ビッ
   トセルを備えたＰＲＯＭと、前記検査ビットセルをデー
   タビットセルとして使用する手段および検査ビットセル
   として使用する手段を選択する選択手段とを有すること
   を特徴とするＰＲＯＭ内蔵集積回路。 ２、アドレス端子に接続されたアドレスバッファと、デ
   ータ入出力端子に接続されたデータ入出力バッファと、
   前記データ入出力バッファに接続された検査ビット生成
   回路と、前記データ入出力バッファおよび前記検査ビッ
   ト生成回路からの入力データを切換える入力データ切換
   回路と、第一および第二のビットセルを備え旦つ前記ア
   ドレスバッファ、データ入出力バッファ、入力データ切
   換回路に接続されたＰＲＯＭと、前記ＰＲＯＭに接続さ
   れたマルチプレクサと、前記ＰＲＯＭからの読出しデー
   タおよび前記マルチプレクサに基づきビットの誤りを訂
   正する誤り訂正回路と、前記ＰＲＯＭおよび前記誤り訂
   正回路に接続され且つ出力データを切換えて前記データ
   入出力バッファに供給する出力データ切換回路とを有し
   、モード選択信号に基づき前記入力データ切換回路、Ｐ
   ＲＯＭ、誤り訂正回路および出力データ切換回路を制御
   することを特徴とするＰＲＯＭ内蔵集積回路。 ３、アドレス端子に接続されたアドレスバッファと、デ
   ータ入出力端子に接続された第一および第二のデータ入
   出力バッファと、前記第一のデータ入出力バッファに接
   続された検査ビット生成回路と、前記第二のデータ入出
   力バッファおよび前記検査ビット生成回路からの入力デ
   ータを切換える入力データ切換回路と、第一および第二
   のビットセルを備え且つ前記アドレスバッファ、第一の
   データ入出力バッファ、入力データ切換回路に接続され
   たＰＲＯＭと、前記ＰＲＯＭからの読出しデータに基づ
   きビット誤りを訂正し旦つ訂正されたデータを前記第一
   および第二のデータ入出力バッファへ供給する誤り訂正
   回路とを有し、モード選択信号に基づき前記第二の入出
   力バッファ、入力データ切換回路、誤り訂正回路を制御
   することを特徴とするＰＲＯＭ内蔵集積回路。