JPH04157936A - 多重処理論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気機器一般に使用されるディジタル信号処理
回路に関し、特に多重化された信号のそれぞれについて
同じ処理を行なう多重処理のための同期式ディジタル信
号処理回路に関する。

〔従来の技術〕

まず同期式ディジタル処理回路の例を説明し、次に多重
信号を処理する多重処理論理回路の従来例を説明する。

第３図は同期式ディジタル信号処理回路の構成図、第４
図はそのタイムチャートである。

第３図において、３０１は組合せ回路、３０４は複数本
の入力信号３Ｋをクロック信号３ＢによりラッチするＤ
フリップフロップである。クロ、ツク入力端子から入力
するクロ・ツク信号３ＢによりＤフリップフロップ３０
４から読み出された信号３Ｌと、それと同様のタイミン
グで入力される入力信号３にはともに組合せ回路３０１
の入力となる。これらの入力信号は組合せ回路３０１で
処理されて出力信号３Ｕおよび３Ｒとなり（第４図４ｂ
）、出力信号３Ｕはそのまま出力端子に出力され、出力
信号３Ｒはクロック信号３ＢによりＤフリップフロップ
３０４に書き込まれる。（第４図４０は組合せ回路３０
１で信号が処理される期間を表す）。書き込まれた出力
信号３Ｒは直ちにＤフリップフロップ３０４から読み出
されて信号３Ｌとなり（第４図４ａ）、次のタイムスロ
ットの処理に使用される。ここで、組合せ回路３０１は
主として論理回路で構成され、時には記憶回路等も含む
信号処理回路である。また出力信号３Ｕと３Ｒは同じ信
号である。

この信号処理方式は、すべての処理がクロック信号３Ｂ
に従属して行われ、クロック信号３Ｂによって区切られ
るタイムスロット（第４図４ｄ）毎に処理が行なわれる
ことから、同期式ディジタル信号処理回路と呼ばれてい
る。

次に多重化された入力信号のそれぞれにつき同様の信号
処理を行なう場合について、第５図に示す従来の多重処
理論理回路の構成図、第６図に示すそのタイムチャート
を参照して説明する。ここでは第６図には入力信号が３
系統多重化された場合について示しである。

第５図において、５０１は３０１と同じ組合せ回路であ
る。５０３はアドレス信号５Ｆで指定されたアドレスに
ついて読み出し信号５Ｃ，書き込み信号５Ｄに従って信
号５１０を読み出し、出力信号５Ｒの書き込みを行なう
メモリである。

クロック信号５Ｂは多重化された入力信号毎のタイミン
グを示し、フレームパルス信号５Ａはこの多重化信号５
にの先頭位置を示す。タイミング回路５０２は、これら
の信号をもとに、フレームパルス信号５Ａの位置からク
ロック信号５Ｂのタイミングで多重化数に相応した出力
１，２．３を繰返し出力するアドレス信号５Ｆ、アドレ
ス信号５Ｆのタイムスロット中に読み出し、書き込みの
順に出力する読み出し信号５Ｃ，書き込み信号５Ｄを作
成する。

アドレス信号５Ｆ、読み出し信号５Ｃによってメモリ５
０３から読み出された信号５Ｌ、それと同じタイミング
で入力される入力信号５にはともに組合せ回路５０１の
入力となる。これらの入力は組合せ回路５０１で処理さ
れて出力信号５Ｕ。

５Ｒとなり（第６図６ｂ）、出力信号５Ｕはそのまま出
力端子に出力され、出力信号５Ｒはアドレス信号５Ｆ、
書き込み信号５Ｄによりメモリ５０３に書き込まれる。

（第６図６０は組合せ回路５０１で信号が処理される期
間を表す）。書き込まれた出力信号５Ｒは第３図の例と
異なり直ちに読み出されるのではなく、アドレス信号５
Ｆが同じ値となる次の読み出し信号５Ｃのタイミングで
読み出されて信号５Ｌとなり（第６図６ａ）、次のタイ
ムスロットの処理に使用される。

この回路ではアドレス信号５Ｆの値に従ってメモリ５０
３の読み出し、書き込みを飛び飛びに行なうことにより
、多重化された信号のそれぞれについて第３図の例と同
様の信号処理を行なうことができる。

〔発明が解決しようとする課題〕

従来の多重処理論理回路において、必要とされるメモリ
の諸元は、通常、入出力信号の種類が数十本から数百本
、入力信号の多重化数すなわちアドレス信号の値は数十
程度である。ここで、このような回路をＬＳＩで構成す
ることを考えると、このような諸元のメモリをＬＳＩの
１チツプ内に構成することはむずかしいため特別に設計
することが必要となり、開発期間、開発費用の点で難点
があった。

また、メモリの部分だけを外部に分離してＬＳＩを構成
する事を考えると、このＬＳＩ回路は組合せ回路とタイ
ミング回路たけとなるので設計は容易になる。しかし、
通常のメモリの構成は、入出力信号線の本数が１本から
高々１８木程度、アドレス信号の値は数万木から数十万
木であり、この回路で必要なメモリと大幅に異なるもの
しかないため、メモリを利用することが困難であるとい
う問題点がある。

従って本発明の目的は、ＬＳＩに適しメモリとの適合性
のよい多重処理論理回路を提供することにある。

〔課題を解決するための手段〕

本発明による多重処理論理回路は、ｍおよびｎを正の整
数とするとき、複数のｍ多電化された入力信号を信号処
理し複数のｍ多重化された出力信号を生成する組合せ回
路と、その出力信号を記憶する記憶回路とを有し、アド
レス信号を設定して前記記憶回路のメモリの内容を読み
出し、その読み出された信号と入力端子からの入力信号
を前記組合せ回路の前記入力信号とし、前記組合せ回路
の出力信号を前記記憶回路に書き込んだのち前記アドレ
ス信号を変更して同様な処理を行う多重処理論理回路に
おいて、前記ｍ多重化された入力信号のクロック信号お
よびフレームパルス信号から前記アドレス信号および書
き込み信号および読み出し信号およびラッチクロック信
号を出力するタイミング回路と、前記組合せ回路の出力
信号線を前記アドレス信号の第１のアドレス信号により
選択し整数である１／ｎに信号線を減少してその信号線
上の信号をメモリ書き込みデータとして出力するセレク
タと、前記メモリ書き込みデータを前記第１のアドレス
と前記入力信号のフレームをｍ分割して生成されている
前記アドレス信号の第２のアドレスと前記書き込み信号
と前記読み出し信号に従い書き込み、読み出しを行う前
記記憶回路と、前記記憶回路から読み出された出力信号
を前記ラッチクロック信号に従ってラッチし前記セレク
タの入力信号線と同じ本数の信号線上の信号に復元して
前記組合せ回路の入力信号とするフリップフロップとを
有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図、第２図はそのタイ
ムチャートである。ここでは説明を簡単にするため信号
の多重の数を２、組合せ回路１０１の入出力信号線の数
を６、メモＩＪ　１０３の入出力信号線の数を２として
いるが、本発明はこれらの信号線の本数には依存しない
。

クロック信号ＩＢは多重化された入力信号毎にタイミン
グを示し、フレームパルス信号ＩＡは多重化信号の先頭
位置を示す。タイミング回路１０２は、これらの信号を
もとに、フレームパルス信号ＩＡの位置からクロック信
号ＩＢのタイミングで多重化数に相応した出力１，２を
繰返し出力する第１のアドレス信号ＩＦ、アドレス信号
ＩＦのタイムスロット中にメモリ１０３の入力信号線に
対する組合せ回路１０の出力信号線の比（集約数）に相
応して読み出しを３回、書き込みを３回の順で行なうた
めの信号Ｉ　ＣＮ　％）き込み信号ＩＤ１読み出した信
号をラッチするためのラッチクロック信号ＩＧ、ＩＨお
よびＩＪ、３回の読み出し信号ＩＣ，書き込み信号ＩＤ
のタイミングにあわせ１，２．３出力を順に出力する第
２のアドレス信号ＩＥを作成する。

１０１は３０１，５０１と同じ組合せ回路である。アド
レス信号ＩＥ１アドレス信号ＩＦ、読み出し信号ＩＣに
よってメモリ１０３から読み出された信号ＩＬはＤフリ
ップフロップ１１１，１１２および１１３に並列に入力
され、アドレス信号ＩＥの値にしたがって順に出力され
るう、ッチクロツタ信号ＩＧ、ＩＨおよびＩＪに従って
順にう・ノチされ信号ＩＭ、ＩＮおよびＩＰとなる（第
２図２ｇ、２ｈ、２ｊ）。これらはそれと同じタイミン
グで入力される入力信号ＩＫとともに組合せ回路１０１
の入力となる。これらの入力（ＩＲ，ＩＨ，ＩＮ、ＩＰ
）は組合せ回路１０１で信号処理されて出力信号ＩＵお
よびＩＲとなり（第２図２ｂ）、出力信号ＩＵはそのま
ま出力端子に出力される。

セレクタ１２１および１２２は組合せ回路１０１の出力
信号ＩＲｅ木を２木ずつ３組の信号線に分類し、その３
組のうち１組をアドレス信号ＩＥに従って選択しメモリ
書き込みデータＩＳとする（第２図２ｓ）。メモリ書き
込みデータＩＳは、アドレス信号ＩＥ、アドレス信号Ｉ
Ｆおよび書き込み信号５Ｄによりメモリ１０３に書き込
まれる。書き込まれたメモリ書き込みデータＩＳは、ア
ドレス信号５Ｅおよびアドレス信号ＩＦが同じ値となる
次の読み出し信号ＩＣのタイミングで読み出され信号Ｉ
Ｌとなり（第２図２ａ）、次のタイムスロットの処理に
使用される。

第５図の従来例ではクロック信号５Ｂで示された１タイ
ミスロツト中に読み出し１回、書き込み１回を行なって
処理を行なっていたが、これに対し第１図の実施例では
１タイムスロツト中に読み出し３回、書き込み３回を行
なっている。そして組合せ回路１０１の入出力信号処理
を３回にわけて行なうことにより、メモリ１０３の入出
力信号ＩＳおよびＩＬの信号線本数は組合せ回路１０１
の入出力信号ＩＭ、ＩＮ、ＩＰおよびＩＲの本数の３分
の１となっており、対してメモリ１０３のアドレス信号
の値はアドレス信号ＩＥとアドレス信号ＩＦの値の積と
なる。

また、メモリ１０３の読み書きを分割して行なうためセ
レクタ１２１，１２２と１つフリップフロップ１１１，
１１２，１１３が追加されている。

タイミング回路１０２は、従来例に比ベラッチクロック
信号ＩＧ、ＩＨ，ＩＪとアドレス信号ＩＥを新たに作成
する必要がある。

一般に組合せ回路１０１の入出力信号線の本数をＸｌ　
１タイムスロツトに読み書きする回数をＹ１人出力信号
の多重化の数をＺ（！ｌ：すれば、メモＩＪ　１０３の
入出力信号Ｉｓ、ＩＬの信号線はＸ７７本、メモリ１０
３のアドレスの値はＺｘＹとなる。

従ってＹの値を適切に選べば本発明の目的であるメモリ
１０３の入出力信号線の本数を減少し、通常入手できる
メモリとの適合性のよい回路構成が得られる。

〔発明の効果〕

以上説明したように本発明の回路構成によれば、通常入
手できるメモリとの入出力信号線に関する適合性がよく
、そして他の部分のＬＳＩの設計は容易であるので、短
期間にＬＳＩを使用した多重処理論理回路を得ることが
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図はその動作
を示すタイムチャート、第３図は同期式ディジタル信号
処理回路の構成図、第４図はその動作を示すタイムチャ
ート、第５図は従来の多重処理論理回路の構成図、第６
図はその動作を示すタイムチャートである。 １０１．３０１，５０１・・・組合せ回路、１０２．５
０２・・・タイミング回路、１０３．５０３・・・メモ
リ、１１１，１１２，１１３，３０４．　・・・Ｄフリ
ップフロップ、１２１，１２２・・・セレクタ。

Claims (1)

【特許請求の範囲】
1. 　ｍおよびｎを正の整数とするとき、複数のｍ多重化さ
   れた入力信号を信号処理し複数のｍ多重化された出力信
   号を生成する組合せ回路と、その出力信号を記憶する記
   憶回路とを有し、アドレス信号を設定して前記記憶回路
   のメモリの内容を読み出し、その読み出された信号と入
   力端子からの入力信号を前記組合せ回路の前記入力信号
   とし、前記組合せ回路の出力信号を前記記憶回路に書き
   込んだのち前記アドレス信号を変更して同様な処理を行
   う多重処理論理回路において、前記ｍ多重化された入力
   信号のクロック信号およびフレームパルス信号から前記
   アドレス信号および書き込み信号および読み出し信号お
   よびラッチクロック信号を出力するタイミング回路と、
   前記組合せ回路の出力信号線を前記アドレス信号の第１
   のアドレス信号により選択し整数である１／ｎに信号線
   を減少してその信号線上の信号をメモリ書き込みデータ
   として出力するセレクタと、前記メモリ書き込みデータ
   を前記第１のアドレスと前記入力信号のフレームをｍ分
   割して生成されている前記アドレス信号の第２のアドレ
   スと前記書き込み信号と前記読み出し信号に従い書き込
   み、読み出しを行う前記記憶回路と、前記記憶回路から
   読み出された出力信号を前記ラッチクロック信号に従っ
   てラッチし前記セレクタの入力信号線と同じ本数の信号
   線上の信号に復元して前記組合せ回路の入力信号とする
   フリップフロップとを有することを特徴とする多重処理
   論理回路。