JPH04158466A - プロセツサ間データ転送方式 - Google Patents
プロセツサ間データ転送方式Info
- Publication number
- JPH04158466A JPH04158466A JP28348590A JP28348590A JPH04158466A JP H04158466 A JPH04158466 A JP H04158466A JP 28348590 A JP28348590 A JP 28348590A JP 28348590 A JP28348590 A JP 28348590A JP H04158466 A JPH04158466 A JP H04158466A
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- JP
- Japan
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- data
- transfer
- common bus
- bus
- buffer memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プロセッサ間のデータ転送方式に関し、特に
共通バスを介してデータのバースト転送を行うプロセッ
サ間データ転送方式に関するものである。
共通バスを介してデータのバースト転送を行うプロセッ
サ間データ転送方式に関するものである。
［従来の技術］
従来のこの種のプロセッサ間データ転送方式を適用した
装置のブロック図を第３図に示す。同図において、プロ
セッサモジュール１０内のデュアルポートメモリ制御部
（以下、ＤＰＭＣ）４の一方のアクセスポートには、プ
ロセッサ（以下、ＣＰＵ）６のアドレス線２０．データ
線２１および制御線２２が接続され、他方のアクセスポ
ートには、バス転送制御部（以下、ＢＣＴＬ）３のメモ
リアクセス用のアドレス線３０．データ線３１および制
御線３２が接続され、ＣＰＵ６とＢＣＴＬ３とのアクセ
ス調停を行うと同時に、バッファメモリ（以下、ＢＭ）
５へのリードライト動作を実行する。ＢＣＴＬ３の共通
バスアクセス側は共通バス７に接続されており、この共
通バス７に接続されるプロセッサモジュール１１も同様
の構成となっている。
装置のブロック図を第３図に示す。同図において、プロ
セッサモジュール１０内のデュアルポートメモリ制御部
（以下、ＤＰＭＣ）４の一方のアクセスポートには、プ
ロセッサ（以下、ＣＰＵ）６のアドレス線２０．データ
線２１および制御線２２が接続され、他方のアクセスポ
ートには、バス転送制御部（以下、ＢＣＴＬ）３のメモ
リアクセス用のアドレス線３０．データ線３１および制
御線３２が接続され、ＣＰＵ６とＢＣＴＬ３とのアクセ
ス調停を行うと同時に、バッファメモリ（以下、ＢＭ）
５へのリードライト動作を実行する。ＢＣＴＬ３の共通
バスアクセス側は共通バス７に接続されており、この共
通バス７に接続されるプロセッサモジュール１１も同様
の構成となっている。
次に、プロセッサモジュール１０からプロセッサモジュ
ール１１へのデータ転送時の動作について説明する。
ール１１へのデータ転送時の動作について説明する。
プロセッサモジュール１０内のＣＰＵ６は、転送するデ
ータをＤＰＭＣ４を介して８Ｍ５へ書き込み、その後、
ＢＣＴＬ３に対して転送データのアドレスと転送バイト
数とを指定して転送動作を指示する。この指示を受信し
たＢＣＴＬ３は、共通バス７の使用権を不図示のバスア
ービターから獲得した後、ＤＰＭＣ４を介して８Ｍ５へ
アクセスし、指示された転送データの読みだしを開始す
る。
ータをＤＰＭＣ４を介して８Ｍ５へ書き込み、その後、
ＢＣＴＬ３に対して転送データのアドレスと転送バイト
数とを指定して転送動作を指示する。この指示を受信し
たＢＣＴＬ３は、共通バス７の使用権を不図示のバスア
ービターから獲得した後、ＤＰＭＣ４を介して８Ｍ５へ
アクセスし、指示された転送データの読みだしを開始す
る。
こうして読み出された転送データは、ＢＣＴＬ３を経由
して所定のタイミングでバースト的に共通バス７へ出力
される。プロセッサモジュール１１内のＢＣＴＬ５３は
、所定のタイミングで共通バス７上の転送データをバー
スト的に受信し、ＢＣＴＬ５３を経由してＤ ＰＭＣ５
４を介し、ＢＭ５５内の予め指示されているアドレスへ
この転送データを書き込む。そしてこの時、プロセッサ
モジュール１０およびプロセッサモジュール１１の何れ
かにおいては、８Ｍ５および８Ｍ５５ヘアクセスする際
にＣＰＵ６．５６とのアクセス競合が生じ、この結果、
送信側のＢＣＴＬ３においては送信アンダーフロー、ま
た、受信側のＢＣＴＬ５３においては受信オーバーフロ
ーが発生し、これらの発生を防止するために共通バス７
上でバスのウェイト出力による転送制御が行われるもの
となっている。
して所定のタイミングでバースト的に共通バス７へ出力
される。プロセッサモジュール１１内のＢＣＴＬ５３は
、所定のタイミングで共通バス７上の転送データをバー
スト的に受信し、ＢＣＴＬ５３を経由してＤ ＰＭＣ５
４を介し、ＢＭ５５内の予め指示されているアドレスへ
この転送データを書き込む。そしてこの時、プロセッサ
モジュール１０およびプロセッサモジュール１１の何れ
かにおいては、８Ｍ５および８Ｍ５５ヘアクセスする際
にＣＰＵ６．５６とのアクセス競合が生じ、この結果、
送信側のＢＣＴＬ３においては送信アンダーフロー、ま
た、受信側のＢＣＴＬ５３においては受信オーバーフロ
ーが発生し、これらの発生を防止するために共通バス７
上でバスのウェイト出力による転送制御が行われるもの
となっている。
そして、送信側のプロセッサモジュール１０内のＢＣＴ
Ｌ３は、指示されたバイト数分のデータ転送を終了する
と、ＣＰＵ６に対して転送完了を通知する。また、受信
側のプロセッサモジュール１１内のＢＣＴＬ５３は、バ
ス上の転送動作が終了すると、ＣＰＵ５６に対して受信
動作の完了を通知する。第４図はこのようなデータ転送
の際の送受信動作のシーケンスを示したものである。
Ｌ３は、指示されたバイト数分のデータ転送を終了する
と、ＣＰＵ６に対して転送完了を通知する。また、受信
側のプロセッサモジュール１１内のＢＣＴＬ５３は、バ
ス上の転送動作が終了すると、ＣＰＵ５６に対して受信
動作の完了を通知する。第４図はこのようなデータ転送
の際の送受信動作のシーケンスを示したものである。
［発明が解決しようとする課題］
従来のプロセッサ間データ転送方式においては、ＢＣＴ
Ｌ３，５Ｂが８Ｍ５．５５へアクセスする際に生ずるア
クセス競合の結果、共通バス７上でウェイト出力による
転送制御を行うため、共通バス７の専有時間が長くなる
という欠点があった。そして、このような問題は、ＣＰ
Ｕ６．５６の８Ｍ５．５５に対するアクセスの頻度が多
い場合やＣＰＵ６，５６から８Ｍ５．５５に対してＤＭ
Ａ方式によって直接データの転送を行うような場合に、
特に顕著に現れる。
Ｌ３，５Ｂが８Ｍ５．５５へアクセスする際に生ずるア
クセス競合の結果、共通バス７上でウェイト出力による
転送制御を行うため、共通バス７の専有時間が長くなる
という欠点があった。そして、このような問題は、ＣＰ
Ｕ６．５６の８Ｍ５．５５に対するアクセスの頻度が多
い場合やＣＰＵ６，５６から８Ｍ５．５５に対してＤＭ
Ａ方式によって直接データの転送を行うような場合に、
特に顕著に現れる。
［課題を解決するための手段］
このような課題を解決するために本発明に係るプロセッ
サ間データ転送方式は、共通バスを介してデータの転送
制御を行うバス転送制御部と、転送データを格納するバ
ッファメモリと、転送データをバス転送制御部を介して
共通バスへ送出するために読み出されたバッファメモリ
の転送データを格納する送信ＦＩＦＯ部と、バス転送制
御部から送出されるバッファメモリへの転送データを格
納する受信ＦＩＦＯ部とを備えたものである。
サ間データ転送方式は、共通バスを介してデータの転送
制御を行うバス転送制御部と、転送データを格納するバ
ッファメモリと、転送データをバス転送制御部を介して
共通バスへ送出するために読み出されたバッファメモリ
の転送データを格納する送信ＦＩＦＯ部と、バス転送制
御部から送出されるバッファメモリへの転送データを格
納する受信ＦＩＦＯ部とを備えたものである。
［作用］
データ転送を行うときにはバッファメモリからの転送デ
ータは送信ＦＩＦＯ部に格納され、また、共通バスから
の転送データはバス転送制御部を介して受信ＦＩＦＯ部
へ格納される。この結果、バッファメモリのアクセス競
合により生じていた送信アンダーフローおよび受信オー
バーフローは発生しなくなる。
ータは送信ＦＩＦＯ部に格納され、また、共通バスから
の転送データはバス転送制御部を介して受信ＦＩＦＯ部
へ格納される。この結果、バッファメモリのアクセス競
合により生じていた送信アンダーフローおよび受信オー
バーフローは発生しなくなる。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は、本発明のプロセッサ間データ転送方式を適用
した装置の一実施例を示すブロック図である。同図にお
いて、プロセッサモジュール１０内のＤＰＭＣ４の一方
のアクセスポートにはＣＰＵ６のアドレス線２０．デー
タ線２１およびＩＩ制御線２２が接続されるとともに、
他方のアクセスポートには、ＢＣＴＬ３のメモリアクセ
ス用のアドレス線３０および制御線３２が接続され、さ
らに、送信ＦＩＦＯ（以下、５ＰＩＦＯ）１および受信
ＦＩＦＯ（以下、ＲＦＩＦＯ）２からのデータ１１４２
が接続されている。また、ＢＣＴＬ３のデータ線３１は
、ＢＭＳから読み出した送信データを一時蓄積する５Ｐ
ＩＦＯＩからのデータ入力側と共通バス７から入力され
た受信データを一時蓄積するＲＦＩＦＯ２へのデータ出
力側とに接続され、ＣＰＵ６とＢＣＴＬ３とのアクセス
調停が行われると同時に、８Ｍ５へのリードライト動作
が実行される。
した装置の一実施例を示すブロック図である。同図にお
いて、プロセッサモジュール１０内のＤＰＭＣ４の一方
のアクセスポートにはＣＰＵ６のアドレス線２０．デー
タ線２１およびＩＩ制御線２２が接続されるとともに、
他方のアクセスポートには、ＢＣＴＬ３のメモリアクセ
ス用のアドレス線３０および制御線３２が接続され、さ
らに、送信ＦＩＦＯ（以下、５ＰＩＦＯ）１および受信
ＦＩＦＯ（以下、ＲＦＩＦＯ）２からのデータ１１４２
が接続されている。また、ＢＣＴＬ３のデータ線３１は
、ＢＭＳから読み出した送信データを一時蓄積する５Ｐ
ＩＦＯＩからのデータ入力側と共通バス７から入力され
た受信データを一時蓄積するＲＦＩＦＯ２へのデータ出
力側とに接続され、ＣＰＵ６とＢＣＴＬ３とのアクセス
調停が行われると同時に、８Ｍ５へのリードライト動作
が実行される。
ＢＣＴＬ３は、上記したように、５ＰＩＦＯＩのデータ
出力側とＲＦＩＦＯ２のデータ入力側とへデータ線３１
が接続され、共通バス７を介してのデータ転送動作時に
共通バス７から受信したデータをＲＦＩ ＦＯ２へ書き
込む。なお、この共通バス７に接続されるプロセッサモ
ジュール１１も同様な構成となっている。
出力側とＲＦＩＦＯ２のデータ入力側とへデータ線３１
が接続され、共通バス７を介してのデータ転送動作時に
共通バス７から受信したデータをＲＦＩ ＦＯ２へ書き
込む。なお、この共通バス７に接続されるプロセッサモ
ジュール１１も同様な構成となっている。
次に、プロセッサモジュール１０からプロセッサモジュ
ール１１へのデータ転送の動作について説明する。
ール１１へのデータ転送の動作について説明する。
プロセッサモジュール１０内のＣＰＵ６は、転送するデ
ータをＤＰＭＣ４を介して８Ｍ５へ書き込み、その後、
ＢＣＴＬ３に対して転送データの８ＭＳ内のアドレスと
転送バイト数とを指定して転送動作を指示する。この指
示を受信したＢＣＴＬ３は、ＤＰＭＣ４を介して８Ｍ５
へアクセスし、指示された転送データを読み出して５Ｆ
ＩＦＯ１へ書き込んでゆく。この５ＦＩＦＯＩへのライ
ト動作は、制御線４０を介して所定のタイミングで指示
する。
ータをＤＰＭＣ４を介して８Ｍ５へ書き込み、その後、
ＢＣＴＬ３に対して転送データの８ＭＳ内のアドレスと
転送バイト数とを指定して転送動作を指示する。この指
示を受信したＢＣＴＬ３は、ＤＰＭＣ４を介して８Ｍ５
へアクセスし、指示された転送データを読み出して５Ｆ
ＩＦＯ１へ書き込んでゆく。この５ＦＩＦＯＩへのライ
ト動作は、制御線４０を介して所定のタイミングで指示
する。
こうして、ＢＣＴＬ３は転送データを全て５ＦＩＦＯＩ
へ書き込んだ後、共通バス７の使用権を不図示のバスア
ービターから獲得し、ＳＦ Ｉ ＦＯｌから転送データ
を読み出しながら所定のタイミングでバースト的に共通
バス７上へ送信する。このとき、送信すべきデータは全
て５ＦＩＦＯＩ内にあるので、従来ＢＭ５のアクセス競
合により発生していた送信アンダー７０−は発生しなく
なる。
へ書き込んだ後、共通バス７の使用権を不図示のバスア
ービターから獲得し、ＳＦ Ｉ ＦＯｌから転送データ
を読み出しながら所定のタイミングでバースト的に共通
バス７上へ送信する。このとき、送信すべきデータは全
て５ＦＩＦＯＩ内にあるので、従来ＢＭ５のアクセス競
合により発生していた送信アンダー７０−は発生しなく
なる。
一方、受信側のプロセッサモジュール１１内のＢＣＴＬ
５Ｂは、所定のタイミングで共通バス７上の転送データ
をバースト的に受信し、これをＲＦＩＦＯ５２へ書き込
んでゆ＜、ＲＦＩＦＯ５２へのライト動作は、制御線８
１を介して所定のタイミングでＢＣＴＬ５３が指示する
。そしてこのとき、受信データはＲＦＩＦＯ５２へ書き
込まれるので、従来ＢＭ５５のアクセス競合により生じ
ていた受信オーバーフローは発生しない。
５Ｂは、所定のタイミングで共通バス７上の転送データ
をバースト的に受信し、これをＲＦＩＦＯ５２へ書き込
んでゆ＜、ＲＦＩＦＯ５２へのライト動作は、制御線８
１を介して所定のタイミングでＢＣＴＬ５３が指示する
。そしてこのとき、受信データはＲＦＩＦＯ５２へ書き
込まれるので、従来ＢＭ５５のアクセス競合により生じ
ていた受信オーバーフローは発生しない。
ＢＣＴＬ５３が、ＲＦＩＦＯ５２へ受信データの書き込
みを開始したとき、または、ＲＦＩＦＯ５２へ全ての受
信データの書き込みが終了したときに、アドレス線７０
．制御線７２およびＲＦＩＦＯ制御線８１を所定のタイ
ミングで指示してＲＦＩＦＯ５２内の転送データをＤＰ
ＭＣ５４を介して８Ｍ５５へ書き込む。
みを開始したとき、または、ＲＦＩＦＯ５２へ全ての受
信データの書き込みが終了したときに、アドレス線７０
．制御線７２およびＲＦＩＦＯ制御線８１を所定のタイ
ミングで指示してＲＦＩＦＯ５２内の転送データをＤＰ
ＭＣ５４を介して８Ｍ５５へ書き込む。
こうして、送信側のプロセッサモジュール１０内のＢＣ
ＴＬ３は、指示されたバイト数分のデータ転送を終了す
ると、ＣＰＵ６に対して転送完了を通知する。また、受
信側のプロセッサモジュールｌｌ内のＢＣＴＬ５３は、
共通バス７から受信されＲＦＩＦＯ５２へ書き込まれた
全てのデータが８Ｍ５５へ書き込まれると、ＣＰＵ５６
に対して受信動作の完了を通知する。第２図はこのよう
なデータ転送の送受信動作のシーケンスを示したもので
ある。
ＴＬ３は、指示されたバイト数分のデータ転送を終了す
ると、ＣＰＵ６に対して転送完了を通知する。また、受
信側のプロセッサモジュールｌｌ内のＢＣＴＬ５３は、
共通バス７から受信されＲＦＩＦＯ５２へ書き込まれた
全てのデータが８Ｍ５５へ書き込まれると、ＣＰＵ５６
に対して受信動作の完了を通知する。第２図はこのよう
なデータ転送の送受信動作のシーケンスを示したもので
ある。
以上説明したように、本発明によれば、共通バス上での
データ転送動作中におけるバッファメモリのアクセス競
合が回避され、従ってこれらのデータ転送に伴う共通バ
スの専有時間を短くできる。
データ転送動作中におけるバッファメモリのアクセス競
合が回避され、従ってこれらのデータ転送に伴う共通バ
スの専有時間を短くできる。
［発明の効果］
以上説明したように本発明に係るプロセッサ間データ転
送方式は、データ転送を行うときにはバッファメモリか
らの転送データを送信ＦＩＦＯ部へ格納し、また、共通
バスがらの転送データをバス転送制御部を介して受信Ｆ
ＩＦＯ部へ格納するようにしたので、バッファメモリの
アクセス競合により生じていた送信アンダーフローおよ
び受信オーバーフローが回避され、従ってこれらのデー
タ転送に伴う共通バスの専有時間を短くできるという効
果がある。
送方式は、データ転送を行うときにはバッファメモリか
らの転送データを送信ＦＩＦＯ部へ格納し、また、共通
バスがらの転送データをバス転送制御部を介して受信Ｆ
ＩＦＯ部へ格納するようにしたので、バッファメモリの
アクセス競合により生じていた送信アンダーフローおよ
び受信オーバーフローが回避され、従ってこれらのデー
タ転送に伴う共通バスの専有時間を短くできるという効
果がある。
第１図は本発明に係るプロセッサ間データ転送方式を適
用した装置の一実施例を示すブロック図、第２図はこの
動作シーケンスを示す説明図、第３図は従来のプロセッ
サ間データ転送方式を示すブロック図、第４図はこの動
作シーケンスを説明する説明図である。 １．５１・・・・送信ＦＩＦＯ５２，５２・・・・受信
ＦＩＦＯ１３，５３・・・・バス転送制御部、４．５４
・・・・デュアルポートメモリ制御部、５，５５・・・
・バッファメモリ、６゜５６・、・・プロセッサ、７・
・・・共通バス、１０．１１・・・・プロセッサモジュ
ール、２０．３０．６０．７０・・・・アドレス線、２
１．３１，４２，６１，７１．８２・・・・データ線、
２２，３２，４０，４１，６２，７２，８０．８１・・
・・制御線。
用した装置の一実施例を示すブロック図、第２図はこの
動作シーケンスを示す説明図、第３図は従来のプロセッ
サ間データ転送方式を示すブロック図、第４図はこの動
作シーケンスを説明する説明図である。 １．５１・・・・送信ＦＩＦＯ５２，５２・・・・受信
ＦＩＦＯ１３，５３・・・・バス転送制御部、４．５４
・・・・デュアルポートメモリ制御部、５，５５・・・
・バッファメモリ、６゜５６・、・・プロセッサ、７・
・・・共通バス、１０．１１・・・・プロセッサモジュ
ール、２０．３０．６０．７０・・・・アドレス線、２
１．３１，４２，６１，７１．８２・・・・データ線、
２２，３２，４０，４１，６２，７２，８０．８１・・
・・制御線。
Claims (1)
- 【特許請求の範囲】 共通バスに接続された複数のプロセッサモジュール間に
おけるデータのバースト転送を前記共通バスを介して行
うプロセッサ間データ転送方式において、 前記共通バスを介してデータの転送制御を行うバス転送
制御部と、転送データを格納するバッファメモリと、前
記転送データを前記バス転送制御部を介して前記共通バ
スへ送出するために読み出された前記バッファメモリの
転送データを格納する送信ＦＩＦＯ部と、前記バス転送
制御部から送出される前記バッファメモリへの転送デー
タを格納する受信ＦＩＦＯ部とを備えたことを特徴とす
るプロセッサ間データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28348590A JPH04158466A (ja) | 1990-10-23 | 1990-10-23 | プロセツサ間データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28348590A JPH04158466A (ja) | 1990-10-23 | 1990-10-23 | プロセツサ間データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158466A true JPH04158466A (ja) | 1992-06-01 |
Family
ID=17666164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28348590A Pending JPH04158466A (ja) | 1990-10-23 | 1990-10-23 | プロセツサ間データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158466A (ja) |
-
1990
- 1990-10-23 JP JP28348590A patent/JPH04158466A/ja active Pending
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