JPH04158579A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は半導体装置に関し、特に、半導体回路素子間の
分離領域およびその形成方法の改善に関するものである
。

［従来の技術］ 第３Ａ図ないし第３Ｆ図は、従来の選択酸化を利用して
分離領域を形成する過程が断面図で示されている。

第３Ａ図を参照して、Ｓｉ基板２１上に厚さ約５００人
の５ｉ０２膜２２が熱酸化によって形成される。５ｉ０
２膜２２は、ＣＶＤ　（化学気相析出）によって約３０
００人の厚さに堆積されたＳｉ３Ｎ４膜２３によって覆
われる。

第３Ｂ図を参照して、Ｓｉ、Ｎ４膜２３上にはレジスト
層が形成され、このレジスト層をパターンニングするこ
とによってレジストパターン２４が形成される。

第３Ｃ図を参照して、Ｓｉ、Ｎ、膜２３はレジストパタ
ーン２４をマスクとしてエツチングされ、Ｓｉ、Ｎ４膜
パターン２３ａが形成される。その後、Ｓｉ、Ｎ４膜パ
ターン２３ａとレジストパターン２４をマスクとして、
矢印２５で示されているようなイオン照射によって、Ｓ
ｉ基板２１の表面層中に不純物領域２６が形成される。

このとき基板２１かｐ−導電型である場合、通常は、ボ
ロンイオンが２０〜３０ｋｅＶの加速電圧においてｌＸ
ｌ０”　ｃｍ−２のドース割合で注入される。

第３Ｄ図を参照して、レジストパターン２４が除去され
る。

第３Ｅ図を参照して、Ｓｉ３Ｎ４膜パターン２３ａをマ
スクとして、Ｓｉ基板２１が熱的に選択酸化され、約５
０００人の厚さのフィールド酸化膜２２ａが形成される
。このとき、Ｓｉ、Ｎ４膜２３ａの開口部の端部から拡
散によって横方向にも酸素が供給されるので、フィール
ド酸化膜２２ａから約０．３〜０．５μｍだけ横方向に
延びたバーズビーク２２ｂが形成される。さらに、選択
酸化の間に、矢印２７で示されているように、不純物領
域２６が拡散によって深さ方向のみならず横方向にも拡
大し、バーズビーク２２ｂのエツジを超えて約０，２μ
ｍだけ横方向に拡がったチャンネルストッパ２６ａにな
る。

フィールド酸化膜２２ａ上に導体線（図示せず）が形成
されるとき、寄生のＭＯＳ（金属・酸化物・半導体）ト
ランジスタが活性化するのを防止するためには、フィー
ルド酸化膜２２ａはできるだけ厚いことが好ましい。し
かし、フィールド酸化膜２２ａが厚くなれば、バーズビ
ーク２２ｂの幅も広くなる。したがって、半導体ＩＣの
電源電圧が５Ｖの場合に、寄生ＭＯＳトランジスタのし
きい値電圧をＩＯＶ以上にしかつバーズビーク２２ｂが
あまり広くならないようにするために、通常フィールド
酸化膜２２ａは約５０００人の厚さに形成される。

第３Ｆ図を参照して、ＳＬ、Ｎ、膜パターン２３ａが除
去される。その後、たとえばＦＥＴ　（電界効果型トラ
ンジスタ）のソース／ドレイン領域２９を形成するため
に、フィールド酸化膜２２ａ、２２ｂをマスクとして、
矢印２８で示されているようにイオン注入される。この
とき、チャンネルストッパ２６ａはバーズビーク２２ｂ
のエツジを超えて横方向に延びているので、チャンネル
ストッパ２６ａはソース／ドレイン領域２９内に侵入し
ていることになる。

寄生ＭＯＳトランジスタが活性化するのを防止するため
には、チャンネルストッパ２６ａの不純物濃度が高いこ
とが好ましい。しかし、チャンネルストッパ２６ａの不
純物ノードが高くなりすぎれば、チャンネルストッパ２
６ａと接しているソース／ドレイン領域の接合耐圧が低
下する。したがって、第３Ｃ図と関連して述べられたよ
うに、ボロンイオン２５は約ｌＸｌ０”　ｃｍ−２のド
ース割合で注入される。

第４Ａ図を参照して、選択酸化を利用して形成されたフ
ィールド酸化膜を含むメモリセルアレイの一例が上面図
で示されている。この第４Ａ図の上半分において、図面
の明瞭化のためにビット線ＢＬが省略されている。細長
い半導体回路素子領域３０内には、その長手方向に沿っ
て並んだ３つのソース／ドレイン領域（図示せず）が形
成されている。これら３つのソース／ドレイン領域は１
対のＦＥＴを構成しており、中央のソース／ドレイン領
域はそれら２つのＦＥＴに共用されていて、コンタクト
ホール３１を介してビット線ＢＬに接続されている。各
ＦＥＴは、対応するワード線ＷＬによってオン状態また
はオフ状態にされる。

フィールド酸化膜２２Ｈによって囲まれた半導体素子領
域３０内にはその周囲から幅約０．３μｍのバーズビー
ク２２ｂが拡がっており、半導体素子領域３０の有効幅
が狭くなっている。

第４Ｂ図を参照して、第４八図中の線４Ｂ−４Ｂに沿っ
た断面が拡大されて示されている。Ｓｉ基板２１上には
フィールド酸化膜２２ａが形成されており、幅約０，３
μｍ（Ｄハ−スヒ−り２２　ｂが半導体素子領域３０内
に拡がっている。さらに、５ｉ０２膜２２ａ、２２ｂの
底面に接してＳ１基板内に形成されているチャンネルス
トッパ２６ａは、バーズビーク２２ｂのエツジを超えて
約０゜２μｍの幅だけ半導体素子領域３０内に延びてい
る。向かい合ったバーズビーク２２ｂのエツジの間にお
いて、Ｓｉ基板２１の表面上にゲート酸化膜３２が形成
されており、ゲート酸化膜３２上にはワード線ＷＬが形
成されている。

［発明が解決しようとする課題］ 第４Ａ図と第４Ｂ図から明らかなように、半導体素子領
域３０の幅が１μｍ以上である場合には、半導体素子領
域３０かバーズビーク２２ｂによって完全に覆われてし
まうことがなく、半導体素子領域３０内の全域にチャン
ネルストッパ２６ａが拡がることもない。すなわち、半
導体素子領域３０の幅が１μｍ以上である場合には、半
導体素子領域３０の周囲から内側に向けて拡がったバー
ズビーク２２ｂやチャンネルストッパ２６ａのさらに内
側に、ＦＥＴを形成するための領域が残存する。

しかし、半導体素子領域３０の幅が１μｍに近付けば、
ＦＥＴを形成するための有効領域が狭くなり、ＦＥＴの
電流値の低下やコンタクトホール３１内のコンタクト抵
抗の増大などが生じて、半導体ＩＣの性能が劣化する。

特に、１μｍ以下のチャンネル幅を有する微細なＦＥＴ
においては、ソース／ドレイン領域内にチャンネルスト
ッパ２６ａが侵入することによって、しきい値電圧が変
動させられるなどのいわゆるショートチャンネル効果を
生じる。

また、半導体素子領域３０の幅が１μｍ以下にされた場
合には、半導体素子領域３０内の全域にチャンネルスト
ッパ２６ａが拡がることになり、ＦＥＴの形成が困難と
なる。さらに、半導体素子領域３０の幅が０．６μｍ以
下になれば、半導体素子領域３０全体がバーズビーク２
２ｂによって覆われることになり、ＦＥＴの形成が不可
能になる。

したがって、本発明の目的は、半導体ＩＣの性能を劣化
させることなく集積度を向上させることができる分離領
域とその形成方法を提供することにある。

［課題を解決するための手段］ 本発明の１つの態様による半導体装置は、一主面を有す
る半導体基板と、その一主面上に形成されていて実質的
に垂直の側壁を有する分離絶縁体膜と、分離絶縁体膜に
よって互いに分離されていて半導体回路素子が形成され
るべき複数の半導体素子領域と、基板内において分離絶
縁体膜と基板との界面から所定深さまでイオン注入によ
って形成された第１不純物領域と、素子領域内において
前述の一生面から所定の深さの位置にイオン注入によっ
て第１不純物領域と同時に形成された第２不純物領域と
、分離絶縁体膜の垂直な側壁に異方性エツチングを利用
して形成された側壁絶縁体膜とを備えていることを特徴
としている。

本発明のもう１つの態様による半導体装置の製造方法は
、半導体基板の一主面上に第１絶縁体膜を形成し、実質
的に垂直な側壁を有する分離絶縁体膜を形成するように
第１絶縁体膜をパターンニングし、基板内において分離
絶縁体膜と基板との界面から所定深さまでの第１不純物
領域を形成するためと分離絶縁体膜によって互いに分離
されていて半導体回路素子が形成されるべき複数の半導
体素子領域内において前述の一生面から所定の深さの位
置に第２不純物領域を形成するためにイオン注入し、分
離絶縁体膜および前述の第１主面を覆うように第２絶縁
体膜を形成し、分離絶縁体膜の垂直な側壁上に側壁絶縁
体膜を残すように第２絶縁体膜を異方性エツチングする
ことを特徴としている。

［作用］ 本発明によれば、実質的に垂直な側壁を有する分離絶縁
体膜がフォトリソグラフィを利用して形成されるので、
半導体素子領域が精度よく規定され得る。また、分離絶
縁体膜を貫通するイオン注入によって、チャンネルスト
ッパとして働く第１不純物領域が形成されるので、これ
と同時にいわゆるパンチスルー防止層として働く第２不
純物領域が形成され得る。さらに、側壁絶縁体膜は異方
性エツチングによって約０．１μｍ以下の幅に形成され
得るので、半導体素子領域の幅を小さくすることができ
る。またさらに、たとえばＦＥＴのソース／ドレインの
ような不純物層は、分離絶縁体膜のみならず側壁絶縁体
膜をもマスクとしてイオン注入することによって形成さ
れるので、ソース／ドレイン領域とチャンネルストッパ
とが重なる部分が生じない。したがって、チャンネルス
トッパがＦＥＴの特性を劣化させることがない。

［実施例コ 第１Ａ図ないし第１Ｆ図は、本発明の一実施例による分
離領域を形成する過程を断面図で示している。

第１Ａ図を参照して、たとえばｐ−導電型の半導体（た
とえばシリコン）基板１上に厚さ約４００ＯＡの第１絶
縁体（たとえばＳｉＯ□）膜２がＣＶＤなどによって堆
積させられる。第１絶縁体膜２上にはフォトレジスト層
３が塗布される。フォトレジスト層３は、フォトマスク
（図示せず）を透過した光４によって露光される。

第１Ｂ図を参照して、フォトレジスト層３が現像されて
レジストパターン３ａが形成される。レジストパターン
３ａをマスクとして第１絶縁体膜２が異方性エツチング
され、実質的に垂直な側壁を有する分離絶縁体膜２ａが
形成される。

第１Ｃ図を参照して、たとえば１６０ｋｅＶの加速エネ
ルギにおいてｌＸ１０１３　。ｍ−２のドース割合でボ
ロンイオン５が注入される。その結果、分離絶縁体膜２
ａ下でチャンネルストッパとして働く厚さ約２０００人
の第１不純物領域６が形成されるとともに、分離絶縁体
膜２ａによって互いに分離された半導体素子領域内にお
いて半導体基板１の表面から約４０００人の深さの位置
に厚さ約２０００人の第２不純物領域７が形成される。

この第２不純物領域７は、後で半導体素子領域内に形成
されるＦＥＴのパンチスルーを防止するように働く。

第１Ｄ図を参照して、分離絶縁体膜パターン２ａと半導
体基板１の表面を覆うように第２絶縁体（たとえば５ｉ
０２）膜８がＣＶＤなどによって１０００〜２０００人
の範囲内の厚さに堆積される。この第２絶縁体膜８は、
分離絶縁体膜２ａと異なる材料で形成されてもよい。

第１Ｅ図を参照して、マスクを用いることなく、第２絶
縁体膜８が上方から異方性エツチングされる。その結果
、分離絶縁体膜２ａの垂直な側壁上に側壁絶縁体膜８ａ
が残される。側壁絶縁体膜８ａの幅は第２絶縁体膜８の
厚さに依存して変化し、約０．１μｍの小さな幅の側壁
絶縁体膜８ａが形成され得る。すなわち、側壁絶縁体膜
８ａは、従来のバーズビークの幅よりかなり小さな幅で
精度よく成形され得る。

第１Ｆ図を参照して、たとえばＦＥＴのソース／ドレイ
ン領域９を形成するために、分離絶縁体膜２ａと側壁絶
縁体膜８ａとをマスクとして、たとえば砒素イオン９ａ
が５０ｋｅＶのエネルギにおいて５ｘｌＯ”　ｃｍ−２
のドース割合で注入される。このとき、ソース／ドレイ
ン領域９は、側壁絶縁体膜８ａの幅に相当する約０．　
１μｍの距離だけチャンネルストッパ領域６から隔てら
れている。すなわち、チャンネルストッパ領域６がソー
ス／ドレイン領域９内に侵入することによってＦＥＴが
悪影響を受けるということがない。なお、ソース／ドレ
イン領域９の厚さは、イオンの加速エネルギによって制
御するこができ、通常は１０００〜３０００Ａの範囲内
の厚さに形成される。

第２Ａ図を参照して、本発明による分離領域を含むメモ
リセルアレイの一例が上面図で示されている。この第２
Ａ図の上半分において、図面の明瞭化のためにビット線
ＢＬが省略されている。細長い半導体素子領域１０内に
は、その長手方向に沿って並んだ３つのソース／ドレイ
ン領域（図示せず）が形成されている。これら３つのソ
ース／ドレイン領域は１対のＦＥＴを形成しており、中
央のソース／ドレイン領域はそれら２つのＦＥＴに共用
されていて、コンタクトホール１１を介してビット線Ｂ
Ｌに接続されている。各ＦＥＴは、対応するワード線Ｗ
Ｌによってオン状態またはオフ状態にされる。

分離絶縁体膜２ａによって囲まれた半導体素子領域１０
の内周に沿って幅約０゜１μｍの側壁絶縁体膜８ａが形
成されている。従来技術によるバーズビーク２２ｂは約
０．３〜０．５μｍの広い幅を有しており、しかもその
幅の精密な制御は困難である。他方、側壁絶縁体膜８ａ
の幅はより精密に制御することができ、わずか０．１μ
ｍの幅の側壁絶縁体膜８ａを形成することができる。し
たがって、半導体素子領域１０の有効幅は、側壁絶縁体
膜８ａによってわずかに減じられるだけである。

第２Ｂ図を参照して、第２八図中の線２Ｂ−２Ｂに沿っ
た断面が拡大されて示されている。半導体基板１上には
分離絶縁体膜２ａが形成されており、分離絶縁体膜２ａ
の直下にはチャンネルストッパ６が形成されている。異
方性エツチングを用いるフォトリソグラフィによって正
確にパターンニングされた分離絶縁体膜２ａの垂直な側
壁によって規定される半導体素子領域１０内において、
パンチスルー防止用の不純物領域７が形成されている。

分離絶縁体膜２ａの垂直な側壁上には約０゜１μｍの側
壁絶縁体膜８ａが形成されている。向かい合った側壁絶
縁体膜８ａの間において、半導体基板１の表面上にゲー
ト絶縁体膜１２が形成されており、ゲート絶縁体膜１２
上にはワード線ＷＬが形成されている。

［発明の効果］ 以上のように、本発明によれば、実質的に垂直な側壁を
有する分離絶縁体膜がフォトリソグラフィを利用して形
成されるので半導体素子領域が精度よく規定され得る。

また、分離絶縁体膜を貫通するイオン注入によって、チ
ャンネルストッパとして働く第１不純物領域が形成され
るので、これと同時にいわゆるパンチスルー防止層とし
て働く第２不純物領域が形成され得る。さらに、側壁絶
縁体膜は異方性エツチングによって約０．１μｍ以下の
幅に精度よく形成され得るので、半導体素子領域の幅を
小さくすることができる。またざららに、たとえばＦＥ
Ｔのソース／ドレインのような不純物層は、分離絶縁体
膜のみならず側壁絶縁体膜をもマスクとしてイオン注入
によって形成されるので、ソース／ドレイン領域とチャ
ンネルストッパとが重なる部分が生じない。したがって
、チャンネルストッパがＦＥＴの特性を劣化させること
はない。

【図面の簡単な説明】

第１八図ないし第１Ｆ図は、本発明の一実施例による分
離領域を形成する過程を示す概略的な断面図である。 第２Ａ図は、本発明による分離領域を含むメモリセルア
レイを示す概略的な上面図である。 第２Ｂ図は、第２Ａ図中の線２　Ｂ−２Ｂに沿った拡大
断面図である。 第３Ａ図ないし第３Ｆ図は、先行技術によるフィールド
酸化膜の形成過程を示す概略的な断面図である。 第４Ａ図は、先行技術によるフィールド酸化膜を含むメ
モリセルアレイを示す概略的な上面図である。 第４Ｂ図は、第４Ａ図中の線４Ｂ−４Ｂに沿った拡大断
面図である。 図において、１は半導体基板、２は第１絶縁体層、３は
フォトレジスト層、４は光、２ａは分離絶縁体膜、３ａ
はレジストパターン、５はイオン照射、６はチャンネル
ストッパ、７はパンチスルー防止層、８は第２絶縁体層
、８ａは側壁絶縁体膜、９はソース／ドレイン領域、そ
して、９ａはイオン照射を表わす。 なお各図において、同一符号は同一内容または相当部分
を示す。

Claims (2)

【特許請求の範囲】
1. （１）一主面を有する半導体基板と、 前記一主面上に形成されていて実質的に垂直の側壁を有
   する分離絶縁体膜と、 前記分離絶縁体膜によって互いに分離されていて半導体
   回路素子が形成されるべき複数の半導体素子領域と、 前記基板内において前記分離絶縁体膜と前記基板との界
   面から所定深さまでイオン注入によって形成された第１
   不純物領域と、 前記素子領域内において前記一主面から所定の深さの位
   置に前記イオン注入によって前記第１不純物領域と同時
   に形成された第２不純物領域と、前記分離絶縁体膜の垂
   直の側壁上に異方性エッチングを利用して形成された側
   壁絶縁体膜と、を備えたことを特徴とする半導体装置。
2. （２）半導体基板の一主面上に第１絶縁体膜を形成し、 実質的に垂直な側壁を有する分離絶縁体膜を形成するよ
   うに前記第１絶縁体膜をパターンニングし、 前記基板内において前記分離絶縁体膜と前記基板との界
   面から所定深さまでの第１不純物領域を形成するととも
   に、前記分離絶縁体膜によって互いに分離されていて半
   導体回路素子が形成されるべき複数の半導体素子領域内
   において前記一主面から所定の深さの位置に第２不純物
   領域を形成するようにイオン注入し、 前記分離絶縁体膜および前記一主面を覆うように第２絶
   縁体膜を形成し、 前記分離絶縁体膜の垂直な側壁上に側壁絶縁体膜を残す
   ように前記第２絶縁体膜を異方性エッチングすることを
   特徴とする半導体装置の製造方法。