JPH0855906A - 半導体素子の隔離方法 - Google Patents
半導体素子の隔離方法Info
- Publication number
- JPH0855906A JPH0855906A JP7096751A JP9675195A JPH0855906A JP H0855906 A JPH0855906 A JP H0855906A JP 7096751 A JP7096751 A JP 7096751A JP 9675195 A JP9675195 A JP 9675195A JP H0855906 A JPH0855906 A JP H0855906A
- Authority
- JP
- Japan
- Prior art keywords
- isolating
- film
- channel stop
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】チャネルストップイオンの側面拡散とバーズビ
ークの発生とを防止し、素子隔離特性が良好な半導体素
子の隔離方法を提供する。 【構成】(1)半導体基板２１上の全面に絶縁膜を形成、
(2)絶縁膜上にフォトレジスト２３を塗布、露光・現
像、パターニングしてフィールド領域と活性領域とを定
め、(3)フォトレジスト２３をマスクとして使用して、
活性領域上の絶縁膜を除去し、フィールド隔離膜２２−
１を形成、(4)全面にチャネルストップイオンを注入
し、フィールド隔離膜２２−１の下部にある半導体基板
２１内にはチャネルストップ層２５を形成、活性領域の
下部にある半導体基板２１内には高濃度ドーピング領域
２４を形成、(5)フォトレジスト２３を除去し、活性領
域に回路素子を形成する、各工程からなる。
ークの発生とを防止し、素子隔離特性が良好な半導体素
子の隔離方法を提供する。 【構成】(1)半導体基板２１上の全面に絶縁膜を形成、
(2)絶縁膜上にフォトレジスト２３を塗布、露光・現
像、パターニングしてフィールド領域と活性領域とを定
め、(3)フォトレジスト２３をマスクとして使用して、
活性領域上の絶縁膜を除去し、フィールド隔離膜２２−
１を形成、(4)全面にチャネルストップイオンを注入
し、フィールド隔離膜２２−１の下部にある半導体基板
２１内にはチャネルストップ層２５を形成、活性領域の
下部にある半導体基板２１内には高濃度ドーピング領域
２４を形成、(5)フォトレジスト２３を除去し、活性領
域に回路素子を形成する、各工程からなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の隔離方法に
関し、特にチャネルストップイオンの側面拡散とバーズ
ビークの発生とを防止して素子隔離特性を向上させるこ
とが可能で、簡単な、半導体素子の隔離方法に関する。
関し、特にチャネルストップイオンの側面拡散とバーズ
ビークの発生とを防止して素子隔離特性を向上させるこ
とが可能で、簡単な、半導体素子の隔離方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ（Metal Oxide Semicond
uctor）集積回路の製造においては、単位素子と単位素
子とを分離する隔離領域（フィールド領域）の最小化が
試みられてきており、この隔離技術が半導体デバイスの
集積度を向上させる鍵となってきた。
uctor）集積回路の製造においては、単位素子と単位素
子とを分離する隔離領域（フィールド領域）の最小化が
試みられてきており、この隔離技術が半導体デバイスの
集積度を向上させる鍵となってきた。
【０００３】素子隔離方法として最も広く用いられるて
いる方法は、選択酸化方法であるＬＯＣＯＳ（LOCal Ox
idation of Silicon）素子隔離方法である。
いる方法は、選択酸化方法であるＬＯＣＯＳ（LOCal Ox
idation of Silicon）素子隔離方法である。
【０００４】ＬＯＣＯＳ素子隔離方法は、米国特許第
３，７５５，０１４号明細書に開示されており、シリコ
ン基板上に窒化シリコン膜を形成し、酸化して隔離領域
を形成する。
３，７５５，０１４号明細書に開示されており、シリコ
ン基板上に窒化シリコン膜を形成し、酸化して隔離領域
を形成する。
【０００５】その後、窒化シリコン膜によるストレスを
減少させるために、米国特許第４，５６４，３９４号に
おいては、窒化シリコン膜のアンダーレイアとしてパッ
ド酸化シリコン膜を用いる方法が提案された。この方法
では、半導体基板上にパッド酸化シリコン膜と窒化シリ
コン膜とを蒸着した後、フォトレジストを用いて活性領
域とフィールド領域とを定め、酸化工程を実施してＬＯ
ＣＯＳ酸化シリコン膜を形成する。
減少させるために、米国特許第４，５６４，３９４号に
おいては、窒化シリコン膜のアンダーレイアとしてパッ
ド酸化シリコン膜を用いる方法が提案された。この方法
では、半導体基板上にパッド酸化シリコン膜と窒化シリ
コン膜とを蒸着した後、フォトレジストを用いて活性領
域とフィールド領域とを定め、酸化工程を実施してＬＯ
ＣＯＳ酸化シリコン膜を形成する。
【０００６】しかしながら、このような方法は、サブミ
クロン級の微細な工程においては、次のような２つの問
題点に直面するようになった。すなわち、第１の問題点
は、一般のＬＯＣＯＳ工程において見られるように、フ
ィールド酸化シリコン膜形成工程間に、酸化シリコン膜
のバーズビークが側面に成長するという問題である。ま
た他の問題点は、ＬＯＣＯＳ酸化シリコン膜の下方のド
ーパントが外部に拡散し、その結果、活性領域の面積が
縮小し、該狭幅効果によってＭＯＳトランジスタのしき
い電圧が増加するという問題である。
クロン級の微細な工程においては、次のような２つの問
題点に直面するようになった。すなわち、第１の問題点
は、一般のＬＯＣＯＳ工程において見られるように、フ
ィールド酸化シリコン膜形成工程間に、酸化シリコン膜
のバーズビークが側面に成長するという問題である。ま
た他の問題点は、ＬＯＣＯＳ酸化シリコン膜の下方のド
ーパントが外部に拡散し、その結果、活性領域の面積が
縮小し、該狭幅効果によってＭＯＳトランジスタのしき
い電圧が増加するという問題である。
【０００７】このような問題点を改善するために、多く
の努力が試みられているが、それらの１部は以下に示す
とおりである。
の努力が試みられているが、それらの１部は以下に示す
とおりである。
【０００８】まず、酸化シリコン膜のバーズビーク現象
を減少するための試みとしては次のものがある。
を減少するための試みとしては次のものがある。
【０００９】ＲＯＩ（Recessed Oxide Isolation）とし
て知られている素子隔離方法においては、半導体基板上
に酸化シリコン膜と窒化シリコン膜とを順次蒸着し、次
いで、隔離領域を形成する部位の窒化シリコン膜および
酸化シリコン膜を除去し、フィールド領域を形成する部
分の半導体基板を露出させる。次ぎに、隔離領域の半導
体基板に段差が形成されるように薄くエッチングした
後、チャネルストップイオンを注入し、ＬＯＣＯＳ工程
を施してＬＯＣＯＳ酸化シリコン膜を形成する。
て知られている素子隔離方法においては、半導体基板上
に酸化シリコン膜と窒化シリコン膜とを順次蒸着し、次
いで、隔離領域を形成する部位の窒化シリコン膜および
酸化シリコン膜を除去し、フィールド領域を形成する部
分の半導体基板を露出させる。次ぎに、隔離領域の半導
体基板に段差が形成されるように薄くエッチングした
後、チャネルストップイオンを注入し、ＬＯＣＯＳ工程
を施してＬＯＣＯＳ酸化シリコン膜を形成する。
【００１０】しかしながら、このＲＩＯ方法において
は、ＬＯＣＯＳ酸化シリコン膜の形成前に半導体基板上
に段差を形成するので、シリコンエッチングによる欠陥
と酸化工程時のストレスによる欠陥とが発生するという
問題がある。更に、バーズビークの形成抑制にも限界が
ある。
は、ＬＯＣＯＳ酸化シリコン膜の形成前に半導体基板上
に段差を形成するので、シリコンエッチングによる欠陥
と酸化工程時のストレスによる欠陥とが発生するという
問題がある。更に、バーズビークの形成抑制にも限界が
ある。
【００１１】他の方法としては、ＰＬＢ（Poly Layer B
uffered）方法がある。この方法では、多結晶シリコン
側壁を活性領域と隔離領域との中間に形成し、側壁が先
ず酸化されるようにする。その結果、活性領域のシリコ
ンの酸化が遅らされ、バーズビークの形成が抑制され
る。
uffered）方法がある。この方法では、多結晶シリコン
側壁を活性領域と隔離領域との中間に形成し、側壁が先
ず酸化されるようにする。その結果、活性領域のシリコ
ンの酸化が遅らされ、バーズビークの形成が抑制され
る。
【００１２】この方法を用いると、多結晶シリコン側壁
によるストレス吸収効果はあるが、バーズビークを大幅
に減少することはできない。これに関連する特許として
は、米国特許第３，９６１，９９９号、同第４，３７
６，３３６号、同第４，４０７，６９６号、同第４，４
３５，４４６号、同第４，４５９，３２５号、同第４，
５０８，７５７号および同第４，９６８，６０４号等が
ある。
によるストレス吸収効果はあるが、バーズビークを大幅
に減少することはできない。これに関連する特許として
は、米国特許第３，９６１，９９９号、同第４，３７
６，３３６号、同第４，４０７，６９６号、同第４，４
３５，４４６号、同第４，４５９，３２５号、同第４，
５０８，７５７号および同第４，９６８，６０４号等が
ある。
【００１３】また、他の方法としては、ＳＩＬＯ（Seal
ed Interface Local Oxidation）方法がある。この方法
では、酸素の浸透を防止するために、イオン注入または
蒸着によって窒素膜を形成した後、酸化シリコン膜と窒
化シリコン膜とを形成し、その後の工程を実施する。こ
れは、ストレスとバーズビークとを減らすためである。
（例えば、ＩＥＥＥ Transactions on Electron Device
s vol．，ＥＤ−２９，Ｎｏ．４，ｐ５５４，April 198
2を参照されたい。） しかしながら、この方法においては、バーズビークを十
分に減らすためには窒化シリコン膜を厚くする必要があ
り、窒化シリコン膜を厚く形成した場合にはストレスが
発生するというような新しい問題が生じた。これに関連
する特許としては、米国特許第４，５６４，３９４号、
同第４，７６４，２４８号および同第５，２３６，８６
２号等がある。
ed Interface Local Oxidation）方法がある。この方法
では、酸素の浸透を防止するために、イオン注入または
蒸着によって窒素膜を形成した後、酸化シリコン膜と窒
化シリコン膜とを形成し、その後の工程を実施する。こ
れは、ストレスとバーズビークとを減らすためである。
（例えば、ＩＥＥＥ Transactions on Electron Device
s vol．，ＥＤ−２９，Ｎｏ．４，ｐ５５４，April 198
2を参照されたい。） しかしながら、この方法においては、バーズビークを十
分に減らすためには窒化シリコン膜を厚くする必要があ
り、窒化シリコン膜を厚く形成した場合にはストレスが
発生するというような新しい問題が生じた。これに関連
する特許としては、米国特許第４，５６４，３９４号、
同第４，７６４，２４８号および同第５，２３６，８６
２号等がある。
【００１４】更に他の方法として、ＳＷＡＭＩ（Side W
All Masked Isolation）方法がある。この方法では、窒
化シリコン膜側壁のスペースを用いてバーズビークの発
生を抑制することはできるが、シリコンエッチングおよ
び酸化工程時のストレスによる欠陥が発生するという問
題がある。これに関連する特許としては、米国特許第
４，２７２，３０８号、同第４，５８３，２８１号およ
び同第５，１１８，６４１号等がある。
All Masked Isolation）方法がある。この方法では、窒
化シリコン膜側壁のスペースを用いてバーズビークの発
生を抑制することはできるが、シリコンエッチングおよ
び酸化工程時のストレスによる欠陥が発生するという問
題がある。これに関連する特許としては、米国特許第
４，２７２，３０８号、同第４，５８３，２８１号およ
び同第５，１１８，６４１号等がある。
【００１５】上記以外の従来技術には、選択的エピタク
シアル（selective epitaxial）工程を用いる方法があ
る。（例えば、ＩＥＥＥ Trans． Electron Devices,
ＥＤ−３１，ｐ１７４１，１９８４及びＥＤ−３３，ｐ
１６５９，１９８６を参照されたい。）この方法は、バ
ーズビーク問題を解決する最も新しい方法であり、有望
である。しかしながら、チャネルストップイオン注入
は、自己整合にはできないので、高集積度デバイスにお
ける隔離特性は悪くなる。さらに、隔離特性を改善する
ためには、Ｐ+基板を用いなければならないが、この場
合、段差の調節のためエピタクシアル層を厚く成長させ
る必要があるが、エピタクシアル層を厚く成長させるこ
とは難しい。
シアル（selective epitaxial）工程を用いる方法があ
る。（例えば、ＩＥＥＥ Trans． Electron Devices,
ＥＤ−３１，ｐ１７４１，１９８４及びＥＤ−３３，ｐ
１６５９，１９８６を参照されたい。）この方法は、バ
ーズビーク問題を解決する最も新しい方法であり、有望
である。しかしながら、チャネルストップイオン注入
は、自己整合にはできないので、高集積度デバイスにお
ける隔離特性は悪くなる。さらに、隔離特性を改善する
ためには、Ｐ+基板を用いなければならないが、この場
合、段差の調節のためエピタクシアル層を厚く成長させ
る必要があるが、エピタクシアル層を厚く成長させるこ
とは難しい。
【００１６】ＬＯＣＯＳ方法の第２の問題点であるチャ
ネルストップイオンの拡散防止に関しては、以下のよう
な方法がある。
ネルストップイオンの拡散防止に関しては、以下のよう
な方法がある。
【００１７】米国特許第５，１３７，８４３号及び同第
５，１９６，３６７号に基づく方法では、イオン注入ポ
イントを調節するために側壁が用いられている。すなわ
ち、ＬＯＣＯＳ酸化工程のマスクとして用いる窒化シリ
コン膜の側面に側壁スペースを形成した後、フィールド
イオン注入を行なう。しかしながら、この方法において
は、側壁を形成するための追加工程が必要となるという
短所があり、また、バーズビークの形成抑制には効果的
でない。
５，１９６，３６７号に基づく方法では、イオン注入ポ
イントを調節するために側壁が用いられている。すなわ
ち、ＬＯＣＯＳ酸化工程のマスクとして用いる窒化シリ
コン膜の側面に側壁スペースを形成した後、フィールド
イオン注入を行なう。しかしながら、この方法において
は、側壁を形成するための追加工程が必要となるという
短所があり、また、バーズビークの形成抑制には効果的
でない。
【００１８】図７及び図８は、本願発明に関連する、従
来の素子隔離方法を示す。
来の素子隔離方法を示す。
【００１９】この方法においては、狭幅効果を改善する
ために、ＬＯＣＯＳ酸化シリコン膜の形成後にフィール
ドイオンを注入して、チャネルストップ層を形成する。
また同時に、高濃度のドーピング領域が活性領域の下部
に形成される。以下、図面を参照して詳細に説明する。
ために、ＬＯＣＯＳ酸化シリコン膜の形成後にフィール
ドイオンを注入して、チャネルストップ層を形成する。
また同時に、高濃度のドーピング領域が活性領域の下部
に形成される。以下、図面を参照して詳細に説明する。
【００２０】図７は、工程終了後の状態を示す断面図で
ある。まず、フィールドイオン注入が施されていない半
導体基板１１上に、通常のＬＯＣＯＳ工程を施して、Ｌ
ＯＣＯＳ酸化シリコン膜１３を形成する。次に、フィー
ルド領域及び活性領域にイオン注入を施して、チャネル
ストップ層１２−１と高濃度ドーピング領域１２−２と
を形成する。
ある。まず、フィールドイオン注入が施されていない半
導体基板１１上に、通常のＬＯＣＯＳ工程を施して、Ｌ
ＯＣＯＳ酸化シリコン膜１３を形成する。次に、フィー
ルド領域及び活性領域にイオン注入を施して、チャネル
ストップ層１２−１と高濃度ドーピング領域１２−２と
を形成する。
【００２１】この方法では、まず半導体基板１１上にパ
ッド酸化シリコン膜と窒化シリコン膜とを蒸着した後、
フォトレジストを用いて活性領域とフィールド領域とを
定め、フォトレジストを除去した後、ＬＯＣＯＳ酸化工
程を実施してＬＯＣＯＳ酸化シリコン膜１３を形成す
る。
ッド酸化シリコン膜と窒化シリコン膜とを蒸着した後、
フォトレジストを用いて活性領域とフィールド領域とを
定め、フォトレジストを除去した後、ＬＯＣＯＳ酸化工
程を実施してＬＯＣＯＳ酸化シリコン膜１３を形成す
る。
【００２２】その後、半導体基板の全面に不純物イオン
を注入する。この不純物イオン注入に際しては、イオン
がＬＯＣＯＳ酸化シリコン膜１３を穿って酸化シリコン
膜中に侵入できるようにするために、数百ＫｅＶのエネ
ルギを使用する必要がある。
を注入する。この不純物イオン注入に際しては、イオン
がＬＯＣＯＳ酸化シリコン膜１３を穿って酸化シリコン
膜中に侵入できるようにするために、数百ＫｅＶのエネ
ルギを使用する必要がある。
【００２３】ここで、フィールド領域に注入されるイオ
ンは、ＬＯＣＯＳ酸化シリコン膜１３を通過して、チャ
ネルストップ層１２−１と、ある程度の深さの半導体基
板１１とに侵入する。活性領域に注入されたイオンは、
半導体基板１１のシリコン層まで侵入するので、チャネ
ルストップ層１２−１が形成された部位より深い部位に
ドーピング領域１２−２が形成され、素子のソフトエラ
ーが防止されるようになる。
ンは、ＬＯＣＯＳ酸化シリコン膜１３を通過して、チャ
ネルストップ層１２−１と、ある程度の深さの半導体基
板１１とに侵入する。活性領域に注入されたイオンは、
半導体基板１１のシリコン層まで侵入するので、チャネ
ルストップ層１２−１が形成された部位より深い部位に
ドーピング領域１２−２が形成され、素子のソフトエラ
ーが防止されるようになる。
【００２４】この工程においては、イオン投射距離に関
し、以下の２点を考慮する必要がある。
し、以下の２点を考慮する必要がある。
【００２５】第１に、素子の隔離特性を改善するために
は、チャネルストップ層１２−１におけるドーパント濃
度が、ＬＯＣＯＳ酸化シリコン膜１３とシリコン層との
界面の直下において最高となるように、イオン投射距離
を調節する必要がある。第２に、ドーピング領域形成の
ために活性領域に注入されるの投射距離は、イオンが、
後に活性領域に形成される回路素子特性に影響を与えな
い程度の十分な深さを有するように調節しなければなら
ない。
は、チャネルストップ層１２−１におけるドーパント濃
度が、ＬＯＣＯＳ酸化シリコン膜１３とシリコン層との
界面の直下において最高となるように、イオン投射距離
を調節する必要がある。第２に、ドーピング領域形成の
ために活性領域に注入されるの投射距離は、イオンが、
後に活性領域に形成される回路素子特性に影響を与えな
い程度の十分な深さを有するように調節しなければなら
ない。
【００２６】しかしながら、従来の技術においては、イ
オン注入は数百ＫｅＶのエネルギで実施されるので、ド
ーピング領域の深さは十分でなく、その結果、活性領域
に悪影響を与えるため、充分に高濃度のチャネルストッ
プ層１２−１を形成することは困難である。
オン注入は数百ＫｅＶのエネルギで実施されるので、ド
ーピング領域の深さは十分でなく、その結果、活性領域
に悪影響を与えるため、充分に高濃度のチャネルストッ
プ層１２−１を形成することは困難である。
【００２７】また、チャネルストップ層１２−１の不純
物濃度が最高となる部位は、ＬＯＣＯＳ酸化シリコン膜
１３とシリコン層との界面より下方に位置しているの
で、素子隔離特性は低下する。
物濃度が最高となる部位は、ＬＯＣＯＳ酸化シリコン膜
１３とシリコン層との界面より下方に位置しているの
で、素子隔離特性は低下する。
【００２８】図８は、チャネルストップ層１２−１のド
ーピング濃度と、基板表面からの深さとの関係を示した
ものである。ここに、破線（Ｂ−１）は一般のＬＯＣＯ
Ｓ方法で形成したチャネルストップ層内のイオン濃度分
布を示し、実線（Ｂ−２）は高エネルギでイオン注入し
て形成したチャネルストップ層内のイオン濃度分布を示
す。
ーピング濃度と、基板表面からの深さとの関係を示した
ものである。ここに、破線（Ｂ−１）は一般のＬＯＣＯ
Ｓ方法で形成したチャネルストップ層内のイオン濃度分
布を示し、実線（Ｂ−２）は高エネルギでイオン注入し
て形成したチャネルストップ層内のイオン濃度分布を示
す。
【００２９】前述したように、チャネルストップ層１２
−１内のイオン濃度分布は、ＬＯＣＯＳ酸化シリコン膜
１３とシリコンの界面よりずっと下方において最高濃度
を示している。すなわち、上に説明した方法では、イオ
ンの側面拡散防止によって狭幅効果は改善されている
が、ＬＯＣＯＳ酸化シリコン膜と基板との界面における
イオン濃度は低くなっており、その結果、素子隔離特性
は悪化している。
−１内のイオン濃度分布は、ＬＯＣＯＳ酸化シリコン膜
１３とシリコンの界面よりずっと下方において最高濃度
を示している。すなわち、上に説明した方法では、イオ
ンの側面拡散防止によって狭幅効果は改善されている
が、ＬＯＣＯＳ酸化シリコン膜と基板との界面における
イオン濃度は低くなっており、その結果、素子隔離特性
は悪化している。
【００３０】
【発明が解決しようとする課題】上述のように、ＬＯＣ
ＯＳ素子隔離方法を改善するために、種々の方法が試み
られてきたが、バーズビーク形成の問題と、不純物の側
面拡散の問題とを同時に解決し、良好な素子隔離特性を
得ることができる半導体素子の隔離方法を確立するには
到っていない。
ＯＳ素子隔離方法を改善するために、種々の方法が試み
られてきたが、バーズビーク形成の問題と、不純物の側
面拡散の問題とを同時に解決し、良好な素子隔離特性を
得ることができる半導体素子の隔離方法を確立するには
到っていない。
【００３１】本発明の目的は、このような従来の問題点
を解決して、チャネルストップイオンの側面拡散とバー
ズビークの発生とを防止して、素子隔離特性を向上させ
ることが可能な、半導体素子の簡単な隔離方法を提供す
ることにある。
を解決して、チャネルストップイオンの側面拡散とバー
ズビークの発生とを防止して、素子隔離特性を向上させ
ることが可能な、半導体素子の簡単な隔離方法を提供す
ることにある。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体素子の隔離方法は、(1)半導体基
板上の全面にフィールド隔離膜として用いる絶縁膜を形
成する工程と、(2)上記絶縁膜の上にフォトレジストを
塗布した後、露光および現像してフィールド領域の上記
フォトレジストのみ残存するようにパターニングしてフ
ィールド領域と活性領域とを定める工程と、(3)残存す
る上記フォトレジストをマスクとして使用して、上記活
性領域として用いる部位の上記半導体基板上の上記絶縁
膜を除去して上記半導体基板を露出させ、フィールド隔
離膜を形成する工程と、(4)残存する上記フォトレジス
トと上記半導体基板が露出している部分とを含む全面に
チャネルストップイオンを注入して、上記フィールド隔
離膜の下部にある上記半導体基板内にはチャネルストッ
プ層を形成し、上記活性領域の下部にある上記半導体基
板内には高濃度ドーピング領域を形成する工程と、(5)
残存する上記フォトレジストを除去し、上記活性領域に
回路素子を形成する工程とを含んでなることを特徴とす
る。
に、本願発明の半導体素子の隔離方法は、(1)半導体基
板上の全面にフィールド隔離膜として用いる絶縁膜を形
成する工程と、(2)上記絶縁膜の上にフォトレジストを
塗布した後、露光および現像してフィールド領域の上記
フォトレジストのみ残存するようにパターニングしてフ
ィールド領域と活性領域とを定める工程と、(3)残存す
る上記フォトレジストをマスクとして使用して、上記活
性領域として用いる部位の上記半導体基板上の上記絶縁
膜を除去して上記半導体基板を露出させ、フィールド隔
離膜を形成する工程と、(4)残存する上記フォトレジス
トと上記半導体基板が露出している部分とを含む全面に
チャネルストップイオンを注入して、上記フィールド隔
離膜の下部にある上記半導体基板内にはチャネルストッ
プ層を形成し、上記活性領域の下部にある上記半導体基
板内には高濃度ドーピング領域を形成する工程と、(5)
残存する上記フォトレジストを除去し、上記活性領域に
回路素子を形成する工程とを含んでなることを特徴とす
る。
【００３３】この場合、上記絶縁膜は酸化シリコン膜で
あることを特徴とする。
あることを特徴とする。
【００３４】またこの場合、上記絶縁膜は熱酸化シリコ
ン膜であることを特徴とする。
ン膜であることを特徴とする。
【００３５】またこの場合、上記酸化シリコン膜はＣＶ
Ｄ方法で形成することを特徴とする。
Ｄ方法で形成することを特徴とする。
【００３６】またこの場合、上記絶縁膜は窒化シリコン
膜であることを特徴とする。
膜であることを特徴とする。
【００３７】またこの場合、上記チャネルストップイオ
ン注入のイオンの投射距離は、上記フィールド隔離膜と
上記半導体基板との界面となるように調節することを特
徴とする。
ン注入のイオンの投射距離は、上記フィールド隔離膜と
上記半導体基板との界面となるように調節することを特
徴とする。
【００３８】またこの場合、上記チャネルストップイオ
ン注入は、注入イオンが上記フィールド隔離膜を穿って
進入するのに充分なエネルギで注入することを特徴とす
る。
ン注入は、注入イオンが上記フィールド隔離膜を穿って
進入するのに充分なエネルギで注入することを特徴とす
る。
【００３９】またこの場合、上記チャネルストップイオ
ン注入に使用するエネルギは、数ＭｅＶ程度であること
を特徴とする。
ン注入に使用するエネルギは、数ＭｅＶ程度であること
を特徴とする。
【００４０】またこの場合、上記活性領域の下部の上記
高濃度ドーピング領域は、上記回路素子の電気的特性に
影響を与えないように、数μｍ深さの上記半導体基板内
に形成することを特徴とする。
高濃度ドーピング領域は、上記回路素子の電気的特性に
影響を与えないように、数μｍ深さの上記半導体基板内
に形成することを特徴とする。
【００４１】またこの場合、上記チャネルストップイオ
ン注入を逆行ウェルの形成に利用することを特徴とす
る。
ン注入を逆行ウェルの形成に利用することを特徴とす
る。
【００４２】またこの場合、上記（４）工程実施後、選
択的エピタクシアル工程を施して、上記活性領域の表面
を上記フィールド隔離膜の表面とほぼ同一の高さに高め
て、表面を平坦化する工程を追加することを特徴とす
る。
択的エピタクシアル工程を施して、上記活性領域の表面
を上記フィールド隔離膜の表面とほぼ同一の高さに高め
て、表面を平坦化する工程を追加することを特徴とす
る。
【００４３】
（１）ＬＯＣＯＳ工程における窒化シリコン膜を用いな
いので、窒化シリコン膜形成時の熱工程に伴うストレス
による欠陥が発生しない。
いので、窒化シリコン膜形成時の熱工程に伴うストレス
による欠陥が発生しない。
【００４４】（２）フィールド隔離膜の形成中にバーズ
ビークが発生しない。
ビークが発生しない。
【００４５】（３）チャネルストップ用ドーパント注入
後に熱工程がないので、チャネルストップ用ドーパント
の側方拡散が防止され、その結果、狭幅効果が著しく改
善される。
後に熱工程がないので、チャネルストップ用ドーパント
の側方拡散が防止され、その結果、狭幅効果が著しく改
善される。
【００４６】（４）ドーパントの側方拡散が防止される
ことによって、チャネルストップ層のドーパント濃度を
十分に高められるので、隔離特性が向上する。
ことによって、チャネルストップ層のドーパント濃度を
十分に高められるので、隔離特性が向上する。
【００４７】（５）チャネルストップ層のドーパント濃
度を高められるので、フィールド隔離膜を薄くすること
が可能となり、その結果、素子の平坦度が向上する。
度を高められるので、フィールド隔離膜を薄くすること
が可能となり、その結果、素子の平坦度が向上する。
【００４８】（６）半導体基板内の活性領域のドーピン
グ領域が逆行ウェルを形成するので、素子のソフトエラ
ーが防止できる。
グ領域が逆行ウェルを形成するので、素子のソフトエラ
ーが防止できる。
【００４９】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００５０】図１〜４は、本発明の第１の実施例である
半導体素子の隔離方法を示す。
半導体素子の隔離方法を示す。
【００５１】まず、図１に示すように、一般の方法でウ
ェル（well）形成工程を終了した後、半導体基板２１上
に絶縁膜２２を厚く形成する。
ェル（well）形成工程を終了した後、半導体基板２１上
に絶縁膜２２を厚く形成する。
【００５２】本発明においては、フィールド隔離膜を形
成する際、バーズビークと不純物イオンの側面拡散とを
生ずるＬＯＣＯＳ方法は使用せず、上記絶縁膜２２を利
用する。
成する際、バーズビークと不純物イオンの側面拡散とを
生ずるＬＯＣＯＳ方法は使用せず、上記絶縁膜２２を利
用する。
【００５３】このとき、絶縁膜２２は、熱酸化またはＣ
ＶＤ方法によって厚く形成し、ＬＯＣＯＳ工程における
ような熱工程を経ることなくフィールド領域を定義する
ので、そのままフィールド隔離膜に使用することができ
る。
ＶＤ方法によって厚く形成し、ＬＯＣＯＳ工程における
ような熱工程を経ることなくフィールド領域を定義する
ので、そのままフィールド隔離膜に使用することができ
る。
【００５４】絶縁膜２２は、酸化シリコン膜の代わりに
窒化シリコン膜で形成してもよい。
窒化シリコン膜で形成してもよい。
【００５５】次に、図２に示すように、絶縁膜上にフォ
トレジスト２３を塗布し、露光および現像して、フィー
ルド領域上にのみフォトレジスト２３が残るようにパタ
ーニングする。
トレジスト２３を塗布し、露光および現像して、フィー
ルド領域上にのみフォトレジスト２３が残るようにパタ
ーニングする。
【００５６】次いで、このフォトレジスト２３をマスク
として用いて、活性領域の絶縁膜を除去して、フィール
ド隔離膜２２−１を形成する。
として用いて、活性領域の絶縁膜を除去して、フィール
ド隔離膜２２−１を形成する。
【００５７】次に、図３に示すように、フォトレジスト
２３が残留したままの状態で、フォトレジスト２３と露
出した半導体基板２１との全面にチャネルストップイオ
ンを注入する。
２３が残留したままの状態で、フォトレジスト２３と露
出した半導体基板２１との全面にチャネルストップイオ
ンを注入する。
【００５８】このとき、イオン注入は、注入されるイオ
ンが、フィールド領域上に形成されたフォトレジスト２
３とフィールド隔離膜２２−１とを通過して、半導体基
板２１内に入るに充分な程度のエネルギで注入する。こ
のため、注入エネルギは数ＭｅＶ程度になる。このと
き、注入されるイオンの投射距離が、フィールド隔離膜
２２−１と半導体基板２１との界面に一致するように注
入エネルギのレベルを調節する。
ンが、フィールド領域上に形成されたフォトレジスト２
３とフィールド隔離膜２２−１とを通過して、半導体基
板２１内に入るに充分な程度のエネルギで注入する。こ
のため、注入エネルギは数ＭｅＶ程度になる。このと
き、注入されるイオンの投射距離が、フィールド隔離膜
２２−１と半導体基板２１との界面に一致するように注
入エネルギのレベルを調節する。
【００５９】イオン注入工程終了後には、フィールド隔
離膜２２−１の下の基板２１にはチャネルストップ層２
５が形成され、同時に、活性領域の下の基板２１には高
濃度ドーピング領域２４が数μｍ深さに形成される。
離膜２２−１の下の基板２１にはチャネルストップ層２
５が形成され、同時に、活性領域の下の基板２１には高
濃度ドーピング領域２４が数μｍ深さに形成される。
【００６０】フィールド領域に注入されるイオンは、数
ＭｅＶ程度のエネルギで、フィールド隔離膜２２−１と
基板２１との界面において最高の濃度を有するようなチ
ャネルストップ層２５を形成するように注入する。一
方、同一のエネルギで活性領域内に注入されるイオン
は、活性領域の回路素子に影響を与えない程度の深さに
注入されて高濃度ドーピング領域２４を形成する。
ＭｅＶ程度のエネルギで、フィールド隔離膜２２−１と
基板２１との界面において最高の濃度を有するようなチ
ャネルストップ層２５を形成するように注入する。一
方、同一のエネルギで活性領域内に注入されるイオン
は、活性領域の回路素子に影響を与えない程度の深さに
注入されて高濃度ドーピング領域２４を形成する。
【００６１】チャネルストップ層２５は、ドーピング濃
度が高濃度であるほど素子間の隔離特性がよくなるとい
う特徴を有する。しかしながら、従来技術においては、
チャネルストップ層の濃度を増加させると、活性領域の
下部のドーピング領域の濃度も増加し、活性領域に形成
された回路素子に電気的に影響を与えるようになるの
で、結局、チャネルストップ層の濃度を増加させるには
限界があった。
度が高濃度であるほど素子間の隔離特性がよくなるとい
う特徴を有する。しかしながら、従来技術においては、
チャネルストップ層の濃度を増加させると、活性領域の
下部のドーピング領域の濃度も増加し、活性領域に形成
された回路素子に電気的に影響を与えるようになるの
で、結局、チャネルストップ層の濃度を増加させるには
限界があった。
【００６２】本発明においては、活性領域の下部に形成
されるドーピング領域は、活性領域に形成される回路素
子に影響を与えない程度の十分な深さに形成される。従
って、チャネルストップ層の不純物濃度を増加させるこ
とができ、その結果、フィールド隔離膜の厚さを減少す
ることができる。フィールド隔離膜の厚さが減少するこ
とにより、全体の段差が減少し、平坦化が改善できる。
されるドーピング領域は、活性領域に形成される回路素
子に影響を与えない程度の十分な深さに形成される。従
って、チャネルストップ層の不純物濃度を増加させるこ
とができ、その結果、フィールド隔離膜の厚さを減少す
ることができる。フィールド隔離膜の厚さが減少するこ
とにより、全体の段差が減少し、平坦化が改善できる。
【００６３】次に、図４に示すように、在来工法によっ
て、フォトレジスト２３を除去し、活性領域にゲート２
６やソース／ドレイン領域２７等の回路素子を形成す
る。
て、フォトレジスト２３を除去し、活性領域にゲート２
６やソース／ドレイン領域２７等の回路素子を形成す
る。
【００６４】図５は本発明の第２の実施例を示すもので
あり、本実施例においては、ウエハ表面の平坦度が改善
されている。
あり、本実施例においては、ウエハ表面の平坦度が改善
されている。
【００６５】本実施例においては、始めに、第１の実施
例と同様な方法でフィールド隔離膜３２−１を形成す
る。そこで、同じく第１の実施例と同様な方法でイオン
注入して、チャネルストップ層３５と高濃度ドーピング
領域３４とを形成する。
例と同様な方法でフィールド隔離膜３２−１を形成す
る。そこで、同じく第１の実施例と同様な方法でイオン
注入して、チャネルストップ層３５と高濃度ドーピング
領域３４とを形成する。
【００６６】次に、選択的エピタクシアル（selective
epitaxial）工程を施して半導体基板３１上にエピタク
シアル層を成長させ、半導体基板３１の表面の高さをフ
ィールド隔離膜３２−１とほぼ同じ高さまで高めて表面
を平坦化する。以後、在来工法によって、ゲート３６お
よびソース／ドレイン領域３７等の回路素子を形成す
る。
epitaxial）工程を施して半導体基板３１上にエピタク
シアル層を成長させ、半導体基板３１の表面の高さをフ
ィールド隔離膜３２−１とほぼ同じ高さまで高めて表面
を平坦化する。以後、在来工法によって、ゲート３６お
よびソース／ドレイン領域３７等の回路素子を形成す
る。
【００６７】図６は、図７〜８に示した従来技術による
フィールド隔離膜の下部と、本発明によるフィールド隔
離膜の下部とにおける、ドーピング濃度の比較を示した
ものである。図において、破線（Ｃ−１）は従来の方法
で製造したチャネルストップ層のイオン濃度分布であ
り、実線（Ｃ−２）は本発明によって製造したチャネル
ストップ層のイオン濃度分布である。
フィールド隔離膜の下部と、本発明によるフィールド隔
離膜の下部とにおける、ドーピング濃度の比較を示した
ものである。図において、破線（Ｃ−１）は従来の方法
で製造したチャネルストップ層のイオン濃度分布であ
り、実線（Ｃ−２）は本発明によって製造したチャネル
ストップ層のイオン濃度分布である。
【００６８】図に示したように、従来技術によるチャネ
ルストップ層のイオン濃度分布は、フィールド隔離膜と
基板との界面よりもやや深い部位において最高の濃度を
示している。従って、素子間の隔離特性はよくない。
ルストップ層のイオン濃度分布は、フィールド隔離膜と
基板との界面よりもやや深い部位において最高の濃度を
示している。従って、素子間の隔離特性はよくない。
【００６９】しかしながら、本発明のチャネルストップ
層のイオン濃度分布は、フィールド隔離膜と基板との界
面において最高の濃度を示すので、素子間の隔離特性が
著しく改善され、同時に、逆行ウェル（Retrograde Wel
l）が形成されて素子のソフトエラーを防止できる。
層のイオン濃度分布は、フィールド隔離膜と基板との界
面において最高の濃度を示すので、素子間の隔離特性が
著しく改善され、同時に、逆行ウェル（Retrograde Wel
l）が形成されて素子のソフトエラーを防止できる。
【００７０】
【発明の効果】以上説明したように、本発明を行なうこ
とにより次のような効果がある。
とにより次のような効果がある。
【００７１】（１）ＬＯＣＯＳ工程における窒化シリコ
ン膜を用いないので、窒化シリコン膜形成時の熱工程に
伴うストレスによる欠陥が発生しない。
ン膜を用いないので、窒化シリコン膜形成時の熱工程に
伴うストレスによる欠陥が発生しない。
【００７２】（２）フィールド隔離膜の形成中にバーズ
ビークは発生しない。
ビークは発生しない。
【００７３】（３）チャネルストップ用ドーパント注入
後に熱工程がないので、チャネルストップ用ドーパント
の側方拡散が防止され、その結果、狭幅効果が著しく改
善される。
後に熱工程がないので、チャネルストップ用ドーパント
の側方拡散が防止され、その結果、狭幅効果が著しく改
善される。
【００７４】（４）ドーパントの側方拡散が防止される
ことによって、チャネルストップ層のドーパント濃度を
十分に高められるので、隔離特性が向上する。
ことによって、チャネルストップ層のドーパント濃度を
十分に高められるので、隔離特性が向上する。
【００７５】（５）チャネルストップ層のドーパント濃
度を高められるので、フィールド隔離膜を薄くすること
が可能となり、その結果、素子の平坦度が向上する。
度を高められるので、フィールド隔離膜を薄くすること
が可能となり、その結果、素子の平坦度が向上する。
【００７６】（６）半導体基板内の活性領域のドーピン
グ領域が逆行ウェルを形成するので、素子のソフトエラ
ーが防止できる。
グ領域が逆行ウェルを形成するので、素子のソフトエラ
ーが防止できる。
【図１】本発明の第１の実施例の半導体素子の隔離方法
の製造工程断面図である。
の製造工程断面図である。
【図２】本発明の第１の実施例の半導体素子の隔離方法
の製造工程断面図である。
の製造工程断面図である。
【図３】本発明の第１の実施例の半導体素子の隔離方法
の製造工程断面図である。
の製造工程断面図である。
【図４】本発明の第１の実施例の半導体素子の隔離方法
の製造工程断面図である。
の製造工程断面図である。
【図５】本発明の第２の実施例の半導体素子の隔離方法
の製造工程断面図である。
の製造工程断面図である。
【図６】従来技術と本発明との、フィールド隔離膜の下
部におけるドーピング濃度の比較を示す図である。
部におけるドーピング濃度の比較を示す図である。
【図７】従来の半導体素子の隔離方法の工程終了後の状
態を示す断面図である。
態を示す断面図である。
【図８】従来の半導体素子の隔離方法によるチャネルス
トップ層のドーピング濃度と基板表面からの深さとの関
係を示す図である。
トップ層のドーピング濃度と基板表面からの深さとの関
係を示す図である。
１１、２１、３１…半導体基板、 １２−１、２５、３５…チャネルストップ層、 １２−２、２４、３４…高濃度ドーピング領域、 １３…ＬＯＣＯＳ酸化シリコン膜、 ２２…絶縁膜、 ２２−１、３２−１…フィールド隔離膜、 ２３…フォトレジスト、 ２６、３６…ゲート、 ２７、３７…ソース／ドレイン領域
Claims (11)
- 【請求項１】半導体デバイスの素子間を電気的に隔離す
る半導体素子の隔離方法において、 (1)半導体基板上の全面にフィールド隔離膜として用い
る絶縁膜を形成する工程と、 (2)上記絶縁膜の上にフォトレジストを塗布した後、露
光および現像してフィールド領域の上記フォトレジスト
のみ残存するようにパターニングしてフィールド領域と
活性領域とを定める工程と、 (3)残存する上記フォトレジストをマスクとして使用し
て、上記活性領域として用いる部位の上記半導体基板上
の上記絶縁膜を除去して上記半導体基板を露出させ、フ
ィールド隔離膜を形成する工程と、 (4)残存する上記フォトレジストと上記半導体基板が露
出している部分とを含む全面にチャネルストップイオン
を注入して、上記フィールド隔離膜の下部にある上記半
導体基板内にはチャネルストップ層を形成し、上記活性
領域の下部にある上記半導体基板内には高濃度ドーピン
グ領域を形成する工程と、 (5)残存する上記フォトレジストを除去し、上記活性領
域に回路素子を形成する工程とを含んでなることを特徴
とする半導体素子の隔離方法。 - 【請求項２】上記絶縁膜は酸化シリコン膜であることを
特徴とする請求項１に記載の半導体素子の隔離方法。 - 【請求項３】上記絶縁膜は熱酸化シリコン膜であること
を特徴とする請求項２に記載の半導体素子の隔離方法。 - 【請求項４】上記酸化シリコン膜はＣＶＤ方法で形成す
ることを特徴とする請求項２に記載の半導体素子の隔離
方法。 - 【請求項５】上記絶縁膜は窒化シリコン膜であることを
特徴とする請求項１に記載の半導体素子の隔離方法。 - 【請求項６】上記チャネルストップイオン注入のイオン
の投射距離は、上記フィールド隔離膜と上記半導体基板
との界面となるように調節することを特徴とする請求項
１に記載の半導体素子の隔離方法。 - 【請求項７】上記チャネルストップイオン注入は、注入
イオンが上記フィールド隔離膜を穿って進入するのに充
分なエネルギで注入することを特徴とする請求項６に記
載の半導体素子の隔離方法。 - 【請求項８】上記チャネルストップイオン注入に使用す
るエネルギは、数ＭｅＶ程度であることを特徴とする請
求項７に記載の半導体素子の隔離方法。 - 【請求項９】上記活性領域の下部の上記高濃度ドーピン
グ領域は、上記回路素子の電気的特性に影響を与えない
ように、数μｍ深さの上記半導体基板内に形成すること
を特徴とする請求項１に記載の半導体素子の隔離方法。 - 【請求項１０】上記チャネルストップイオン注入を逆行
ウェルの形成に利用することを特徴とする請求項９に記
載の半導体素子の隔離方法。 - 【請求項１１】上記（４）工程実施後、選択的エピタク
シアル工程を施して、上記活性領域の表面を上記フィー
ルド隔離膜の表面とほぼ同一の高さに高めて、表面を平
坦化する工程を追加することを特徴とする請求項１に記
載の半導体素子の隔離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018410A KR0148296B1 (ko) | 1994-07-28 | 1994-07-28 | 반도체 소자의 격리방법 |
| KR1994-18410 | 1994-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855906A true JPH0855906A (ja) | 1996-02-27 |
| JP2726638B2 JP2726638B2 (ja) | 1998-03-11 |
Family
ID=19389113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096751A Expired - Fee Related JP2726638B2 (ja) | 1994-07-28 | 1995-04-21 | 半導体素子の隔離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5821145A (ja) |
| JP (1) | JP2726638B2 (ja) |
| KR (1) | KR0148296B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274421B1 (en) | 1998-01-09 | 2001-08-14 | Sharp Laboratories Of America, Inc. | Method of making metal gate sub-micron MOS transistor |
| US6133106A (en) * | 1998-02-23 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Fabrication of a planar MOSFET with raised source/drain by chemical mechanical polishing and nitride replacement |
| DE19844531B4 (de) * | 1998-09-29 | 2017-12-14 | Prema Semiconductor Gmbh | Verfahren zur Herstellung von Transistoren |
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100355034B1 (ko) | 1999-07-15 | 2002-10-05 | 삼성전자 주식회사 | 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법 |
| KR101006508B1 (ko) * | 2003-07-23 | 2011-01-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
| US8723269B2 (en) | 2011-12-27 | 2014-05-13 | Leonard Richard Rockett | Buried power grid designs for improved radiation hardness in CMOS technologies |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450439A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH036844A (ja) * | 1989-06-05 | 1991-01-14 | Matsushita Electron Corp | 半導体収積回路の製造方法 |
| JPH04158579A (ja) * | 1990-10-22 | 1992-06-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04216651A (ja) * | 1990-12-15 | 1992-08-06 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59937A (ja) * | 1982-06-25 | 1984-01-06 | Nec Corp | 半導体装置の製造方法 |
| GB2183905B (en) * | 1985-11-18 | 1989-10-04 | Plessey Co Plc | Method of semiconductor device manufacture |
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| US5118641A (en) * | 1990-09-13 | 1992-06-02 | Micron Technology, Inc. | Methods for reducing encroachment of the field oxide into the active area on a silicon integrated circuit |
| KR930010987B1 (ko) * | 1990-12-22 | 1993-11-18 | 삼성전자 주식회사 | 반도체 장치의 소자분리방법 |
| US5365082A (en) * | 1992-09-30 | 1994-11-15 | Texas Instruments Incorporated | MOSFET cell array |
| JP2978345B2 (ja) * | 1992-11-26 | 1999-11-15 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5236862A (en) * | 1992-12-03 | 1993-08-17 | Motorola, Inc. | Method of forming oxide isolation |
| US5342803A (en) * | 1993-02-03 | 1994-08-30 | Rohm, Co., Ltd. | Method for isolating circuit elements for semiconductor device |
-
1994
- 1994-07-28 KR KR1019940018410A patent/KR0148296B1/ko not_active Expired - Fee Related
-
1995
- 1995-04-21 JP JP7096751A patent/JP2726638B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-05 US US08/795,532 patent/US5821145A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450439A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH036844A (ja) * | 1989-06-05 | 1991-01-14 | Matsushita Electron Corp | 半導体収積回路の製造方法 |
| JPH04158579A (ja) * | 1990-10-22 | 1992-06-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04216651A (ja) * | 1990-12-15 | 1992-08-06 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726638B2 (ja) | 1998-03-11 |
| KR0148296B1 (ko) | 1998-12-01 |
| US5821145A (en) | 1998-10-13 |
| KR960005943A (ko) | 1996-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5236861A (en) | Manufacturing method of metal-insulator-semiconductor device using trench isolation technique | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| JPH11145273A (ja) | 半導体装置の製造方法 | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| JP2990498B2 (ja) | 半導体素子の三重ウェル形成方法 | |
| JP2726638B2 (ja) | 半導体素子の隔離方法 | |
| JP3076772B2 (ja) | 半導体素子の素子分離膜形成方法 | |
| JPS61226942A (ja) | 半導体集積回路の素子間分離方法 | |
| JPS61141151A (ja) | Ｃｍｏｓ回路の能動領域間を分離する絶縁層の形成方法と製造方法 | |
| JPH0340938B2 (ja) | ||
| JP4592193B2 (ja) | 半導体装置の製造方法 | |
| JPH0669064B2 (ja) | 半導体装置の素子分離方法 | |
| JPS5925242A (ja) | 半導体装置 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| JP3060948B2 (ja) | 半導体装置の製造方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| KR960014450B1 (ko) | 반도체 소자 격리방법 | |
| JPH0621047A (ja) | 半導体装置及びその製造方法 | |
| JP3107632B2 (ja) | 半導体装置の製造方法 | |
| JPS59145539A (ja) | 半導体装置の製造方法 | |
| JP3446378B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH06232251A (ja) | 分離領域およびその形成方法 | |
| JPH08148484A (ja) | 半導体装置の隔離方法 | |
| JPH06275710A (ja) | 半導体装置の製造方法 | |
| KR19990057360A (ko) | 반도체소자의 소자분리막 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |