JPH0415928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0415928A JPH0415928A JP2120723A JP12072390A JPH0415928A JP H0415928 A JPH0415928 A JP H0415928A JP 2120723 A JP2120723 A JP 2120723A JP 12072390 A JP12072390 A JP 12072390A JP H0415928 A JPH0415928 A JP H0415928A
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- emitter
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- etching
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置の製造方法に係り、特に縦型トランジスタの
製造方法に関し 簡略化した自己整合プロセスにより、エミッタと分離さ
れたベース電極を形成する方法の提供を目的とし。
製造方法に関し 簡略化した自己整合プロセスにより、エミッタと分離さ
れたベース電極を形成する方法の提供を目的とし。
半導体基板に複数の半導体層からなる多層構造を形成す
る工程と、多層構造の最上層をパターニングして電極コ
ンタクト部を形成する工程と、最上層下の半導体層のエ
ツチング速度が最上層の半導体層のエツチング速度より
大きい工、ンチンダ液を用い、電極コンタクト部をマス
クにしてエツチングを行う工程とを有し、電極コンタク
ト部下に多層構造の逆メサを形成する半導体装置の製造
方法により構成する。また、半導体基板に第１の一導電
型半導体層１反対導電型半導体層、第２の一導電型半導
体層をこの順に含む多層構造を形成する工程と、多層構
造の最上層をパターニングして電極コンタクト部を形成
する工程と、最上層下の半導体層のエツチング速度が最
上層の半導体層のエツチング速度より大きいエツチング
液を用い。
る工程と、多層構造の最上層をパターニングして電極コ
ンタクト部を形成する工程と、最上層下の半導体層のエ
ツチング速度が最上層の半導体層のエツチング速度より
大きい工、ンチンダ液を用い、電極コンタクト部をマス
クにしてエツチングを行う工程とを有し、電極コンタク
ト部下に多層構造の逆メサを形成する半導体装置の製造
方法により構成する。また、半導体基板に第１の一導電
型半導体層１反対導電型半導体層、第２の一導電型半導
体層をこの順に含む多層構造を形成する工程と、多層構
造の最上層をパターニングして電極コンタクト部を形成
する工程と、最上層下の半導体層のエツチング速度が最
上層の半導体層のエツチング速度より大きいエツチング
液を用い。
電極コンタクト部をマスクにしてエツチングを行い１電
極コンタクト部下で且つ反対導電型の半導体層上に多層
構造の逆メサを形成する工程と、電極コンタクト部上と
反対導電型の半導体層上に電極を形成する工程とを有す
る半導体装置の製造方法により構成する。
極コンタクト部下で且つ反対導電型の半導体層上に多層
構造の逆メサを形成する工程と、電極コンタクト部上と
反対導電型の半導体層上に電極を形成する工程とを有す
る半導体装置の製造方法により構成する。
本発明は半導体装置の製造方法に係り、特に縮型トラン
ジスタの製造方法に関する。
ジスタの製造方法に関する。
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）や共鳴ト
ンネリング・ホットエレクトロントランジスタ（ＲＨＥ
Ｔ）等の縦型トランジスタの製造においては、ベース抵
抗を小さくするため、ベース電極をエミッタに対して自
己整合的に形成することが行われている。この自己整合
プロセスは簡便なることが望ましい。
ンネリング・ホットエレクトロントランジスタ（ＲＨＥ
Ｔ）等の縦型トランジスタの製造においては、ベース抵
抗を小さくするため、ベース電極をエミッタに対して自
己整合的に形成することが行われている。この自己整合
プロセスは簡便なることが望ましい。
従来、ベース電極をエミッタに対して自己整合的に形成
する方法として ■エミッタの側面に絶縁膜側壁を形成し、それを利用す
る方法。
する方法として ■エミッタの側面に絶縁膜側壁を形成し、それを利用す
る方法。
■絶縁膜のダミーエミッタを形成し、それを利用する方
法 ■湿式エンチングにおけるエツチング速度が面方位に依
存することを利用して、逆メサを形成し。
法 ■湿式エンチングにおけるエツチング速度が面方位に依
存することを利用して、逆メサを形成し。
その逆メサを利用する方法。
などがある。
しかし、■の方法はエミッタとベース電極間を分離する
ためのプロセスが必要となること、■の方法はまずダミ
ーエミッタを利用して逆メサを形成し９次いでダミーエ
ミッタをエミッタに置き換えるという複雑なプロセスに
なること、■の方法はある面方位では逆メサが形成でき
るでも、それと９０度ずれた面では順メサとなり、一般
にはエミッタ・ベース電極間分離に不便である等の問題
点がある。
ためのプロセスが必要となること、■の方法はまずダミ
ーエミッタを利用して逆メサを形成し９次いでダミーエ
ミッタをエミッタに置き換えるという複雑なプロセスに
なること、■の方法はある面方位では逆メサが形成でき
るでも、それと９０度ずれた面では順メサとなり、一般
にはエミッタ・ベース電極間分離に不便である等の問題
点がある。
〔発明が解決しようとする課題］
本発明は、上記の問題に鑑み、簡略化した自己整合プロ
セスによりエミッタ・ベース電極間分離を行うことがで
きる方法を提供することを目的とする。
セスによりエミッタ・ベース電極間分離を行うことがで
きる方法を提供することを目的とする。
上記課題は、半導体基板１に複数の半導体層２乃至ｌＯ
からなる多層構造を形成する工程と、前記多層構造の最
上層１０をバターニングして電極コンタクト部１０ａを
形成する工程と、前記最上層１０下の半導体層のエツチ
ング速度が前記最上層１０の半導体層のエツチング速度
より大きいエツチング液を用い、前記電極コンタクト部
１０ａをマスクにしてエツチングを行う工程とを有し、
前記電極コンタクト部１０ａ下に多層構造の逆メサ１１
を形成する半導体装置の製造方法によって解決される。
からなる多層構造を形成する工程と、前記多層構造の最
上層１０をバターニングして電極コンタクト部１０ａを
形成する工程と、前記最上層１０下の半導体層のエツチ
ング速度が前記最上層１０の半導体層のエツチング速度
より大きいエツチング液を用い、前記電極コンタクト部
１０ａをマスクにしてエツチングを行う工程とを有し、
前記電極コンタクト部１０ａ下に多層構造の逆メサ１１
を形成する半導体装置の製造方法によって解決される。
また、半導体基板１に第１の一導電型半導体層３、反対
導電型半導体層４．第２の一導電型半導体層６をこの順
に含む多層構造を形成する工程と前記多層構造の最上層
ＩＯをバターニングして電極コンタクト部１０ａを形成
する工程と、前記最上層１０下の半導体層のエツチング
速度が前記最上層１０の半導体層のエツチング速度より
大きいエッチンダ液を用い、前記電極コンタクト部１０
ａをマスクにしてエツチングを行い、前記電極コンタク
ト部１０ａ下で且つ前記反対導電型の半導体層４上に多
層構造の逆メサ１１を形成する工程と、上方から金属を
蒸着して前記電極コンタクト部１０ａ上に第１の電極１
２．前記反対導電型の半導体層４上に第２の電極１３を
形成する工程とを有する半導体装置の製造方法によって
解決される。
導電型半導体層４．第２の一導電型半導体層６をこの順
に含む多層構造を形成する工程と前記多層構造の最上層
ＩＯをバターニングして電極コンタクト部１０ａを形成
する工程と、前記最上層１０下の半導体層のエツチング
速度が前記最上層１０の半導体層のエツチング速度より
大きいエッチンダ液を用い、前記電極コンタクト部１０
ａをマスクにしてエツチングを行い、前記電極コンタク
ト部１０ａ下で且つ前記反対導電型の半導体層４上に多
層構造の逆メサ１１を形成する工程と、上方から金属を
蒸着して前記電極コンタクト部１０ａ上に第１の電極１
２．前記反対導電型の半導体層４上に第２の電極１３を
形成する工程とを有する半導体装置の製造方法によって
解決される。
本発明では、多層構造の最上層の半導体層１０をマスク
にして、その下の多層構造の数層を選択的にエツチング
している。即ち、最上層下の半導体層のエツチング速度
が最上層の半導体層のエツチング速度より大きいエツチ
ング液を用いている。
にして、その下の多層構造の数層を選択的にエツチング
している。即ち、最上層下の半導体層のエツチング速度
が最上層の半導体層のエツチング速度より大きいエツチ
ング液を用いている。
このようなエツチング液を用いることにより、電極コン
タクト部１０ａ下に多層構造の逆メサ１１を形成するこ
とができる。
タクト部１０ａ下に多層構造の逆メサ１１を形成するこ
とができる。
また、この逆メサを利用して、上方から金属を蒸着し、
電極コンタクト部１０ａ上に第１の電極１２゜反対導電
型の半導体層４上に第２の電極１３を形成している。第
１の電極１２をエミッタ電極、第２の電極１３をベース
電極とする時は、エミッタと極く小さな距離でもって分
離されたベース電極１３を形成することができる。さら
に、この場合ベース電極１３と同時にエミッタ電極１２
も形成できるからプロセスが簡単化される。
電極コンタクト部１０ａ上に第１の電極１２゜反対導電
型の半導体層４上に第２の電極１３を形成している。第
１の電極１２をエミッタ電極、第２の電極１３をベース
電極とする時は、エミッタと極く小さな距離でもって分
離されたベース電極１３を形成することができる。さら
に、この場合ベース電極１３と同時にエミッタ電極１２
も形成できるからプロセスが簡単化される。
第１図（ａ）乃至（ｆ）は実施例のプロセスを説明する
ための断面図であり、 ＡｌＧａＡｓ／ＧａＡｓ ＨＢ
Ｔの製造に本発明の方法を適用する例である。
ための断面図であり、 ＡｌＧａＡｓ／ＧａＡｓ ＨＢ
Ｔの製造に本発明の方法を適用する例である。
以下、これらの図を参照しながら説明する。
第１図（ａ）参照
ＧａＡｓ基板１の上に、コレクタコンタクト層２゜コレ
クタ層３．ベース層４．第１のエミッタグレード層５．
エミッタ層６．第２のエミッタグレード層７．第１のエ
ミッタキャップ層８．キャップグレード層９．第２のエ
ミッタキャップ層１ｏをこの順にエピタキシャル成長す
る。
クタ層３．ベース層４．第１のエミッタグレード層５．
エミッタ層６．第２のエミッタグレード層７．第１のエ
ミッタキャップ層８．キャップグレード層９．第２のエ
ミッタキャップ層１ｏをこの順にエピタキシャル成長す
る。
各層の組成と厚さは次の如くである。
符号 層名
組成 ドーズ量（ｃｍ弓） 厚さ（人）２、コレクタ
コンタクト層 ｎ ” −ＧａＡｓ ５ ＸＩＯ” ５０
００３、コレクタ層 １−ＧａＡｓまたはｎ−ＧａＡｓ ３ Ｘｌ０Ｉ６２０００〜５０００ ４、ベース層 ｐ ”−ＧａＡｓまたはｐ ” −ＡＩ Ｘ Ｇａ１−
ｘ Ａｓ（に〜０−Ｑ、Ｉ） ＞ ｌ ＸＩＯ” ５００〜１０００５、第１のエ
ミッタグレード層 Ｎ−Ａ１． Ｇａ＋−、Ａｓ ５ ｘｌＯ”
３００（ｘ＝０．１〜０．３） ６、エミツタ層 Ｎ−Ａｌ０．３ Ｇａｏ、７Ａｓ ５ ＸＩＯ”
１０００７、第２のエミッタグレード層 Ｎ−＾ｌｘ Ｇａ１−ｘ Ａｓ ５ 〜５０
ｘｌＯ’フ ３００（Ｘ・０．３ 〜０） ８、第１のエミッタキャップ層 ｎ ” −ＧａＡｓ ５ ＸＩＯ” ５０
０９、キャップグレード層 ｎ ” ４ｎ ＊ Ｇａ＋−ＸＡｓ ５〜５０ｘｌＯＩ
８１０００（Ｘ・０〜０．６） １０、第２のエミッタキャンプ層 ｎ ’ −１ｒｒ、ｂＧａｏ、ａ Ａｓ ５ｘｌＯ”
５００第１図（ｂ）参照 第２のエミッタキャップ層１ｏの上にフォトレジストで
エミッタ形成用のパターンを形成しく図示せず）２例え
ば、下に示すエツチング液により第２のエミッタキャッ
プ層１０をエンチングして、電極コンタクト部１０ａを
形成する。
コンタクト層 ｎ ” −ＧａＡｓ ５ ＸＩＯ” ５０
００３、コレクタ層 １−ＧａＡｓまたはｎ−ＧａＡｓ ３ Ｘｌ０Ｉ６２０００〜５０００ ４、ベース層 ｐ ”−ＧａＡｓまたはｐ ” −ＡＩ Ｘ Ｇａ１−
ｘ Ａｓ（に〜０−Ｑ、Ｉ） ＞ ｌ ＸＩＯ” ５００〜１０００５、第１のエ
ミッタグレード層 Ｎ−Ａ１． Ｇａ＋−、Ａｓ ５ ｘｌＯ”
３００（ｘ＝０．１〜０．３） ６、エミツタ層 Ｎ−Ａｌ０．３ Ｇａｏ、７Ａｓ ５ ＸＩＯ”
１０００７、第２のエミッタグレード層 Ｎ−＾ｌｘ Ｇａ１−ｘ Ａｓ ５ 〜５０
ｘｌＯ’フ ３００（Ｘ・０．３ 〜０） ８、第１のエミッタキャップ層 ｎ ” −ＧａＡｓ ５ ＸＩＯ” ５０
０９、キャップグレード層 ｎ ” ４ｎ ＊ Ｇａ＋−ＸＡｓ ５〜５０ｘｌＯＩ
８１０００（Ｘ・０〜０．６） １０、第２のエミッタキャンプ層 ｎ ’ −１ｒｒ、ｂＧａｏ、ａ Ａｓ ５ｘｌＯ”
５００第１図（ｂ）参照 第２のエミッタキャップ層１ｏの上にフォトレジストで
エミッタ形成用のパターンを形成しく図示せず）２例え
ば、下に示すエツチング液により第２のエミッタキャッ
プ層１０をエンチングして、電極コンタクト部１０ａを
形成する。
Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ〜１ ： １： ８ （
体積比）また、Ａｒイオンミーリングを用いて、電極コ
ンタクト部１０ａを形成することもできる。
体積比）また、Ａｒイオンミーリングを用いて、電極コ
ンタクト部１０ａを形成することもできる。
第１図（ｃ）参照
電極コンタクト部１０ａをマスクにして、キャンブグレ
ード層９．第１のエミッタキャップ層８゜第２のエミツ
タグレード層７．エミツタ１のエミッタグレード層５を
選択的にエツチングし，逆メサ構造１１を形成する。
ード層９．第１のエミッタキャップ層８゜第２のエミツ
タグレード層７．エミツタ１のエミッタグレード層５を
選択的にエツチングし，逆メサ構造１１を形成する。
エツチング液として
ＮＨ４ＯＨ ： ＨｚＯ□：ＨｚＯ＝３：１：５０（体
積比）なる組成を用いる。このエツチング液ではマスク
となる最上層の第２のエミッタキャップ層ｎ −１ｎ
ｏ．１Ｇａａ．４Ａｓ はエツチングされない。場合
によっては， ）１．０の量を増やして適度のエツチン
グ速度に調整する。
積比）なる組成を用いる。このエツチング液ではマスク
となる最上層の第２のエミッタキャップ層ｎ −１ｎ
ｏ．１Ｇａａ．４Ａｓ はエツチングされない。場合
によっては， ）１．０の量を増やして適度のエツチン
グ速度に調整する。
第２図は上のエツチング液による化合物半導体のエツチ
ング速度を示し， ＧａＡｓ， ４１６．３Ｇａ（＋，
７４５。
ング速度を示し， ＧａＡｓ， ４１６．３Ｇａ（＋，
７４５。
Ｉｎｏ． ｂＧａｏ． ａＡｓのエツチング時間に対す
るエツチング深さの関係を示している。
るエツチング深さの関係を示している。
この図かられかるように，このエツチング液では， Ｇ
ａＡｓ＋ Ａｌｏ、ＩＧａｏ． Ｊｓはエツチングされ
るがＩｎｏ． ｂＧａｏ． ４ＡＳは全くエツチングさ
れない。しがしＩｎｘ Ｇａ＋−ｘ ＡｓもＩｎの組成
が０．６より少なくなるにしたがってエンチング速度が
上がるようになる。
ａＡｓ＋ Ａｌｏ、ＩＧａｏ． Ｊｓはエツチングされ
るがＩｎｏ． ｂＧａｏ． ４ＡＳは全くエツチングさ
れない。しがしＩｎｘ Ｇａ＋−ｘ ＡｓもＩｎの組成
が０．６より少なくなるにしたがってエンチング速度が
上がるようになる。
したがって、 Ｉｎｏ．ａＧａｏ．ｎＡｓをマスク材に
すればその下のキャップグレード層９．第１のエミッタ
キャンプ層８，第２のエミッタグレード層７、エミッタ
層６，第１のエミッタグレード層５を選択的にエツチン
グでき．エンチング時間を調整して逆メサ構造１１を形
成できるようになる。
すればその下のキャップグレード層９．第１のエミッタ
キャンプ層８，第２のエミッタグレード層７、エミッタ
層６，第１のエミッタグレード層５を選択的にエツチン
グでき．エンチング時間を調整して逆メサ構造１１を形
成できるようになる。
第１図（ｄ）参照
上方から１００人厚Ｐｒｉ， １０００人厚のＰｔ，
２０００乃至３０００人厚のＡｕ，または、１００人厚
Ｐｒｒ， ２０００乃至３０００人厚のＡｕをこの順に
蒸着して．エミッタ電極１２及びベース電極１３を形成
する。エミッタ電極１２は電極コンタクト部１０ａ上に
形成され．ベース電極１３は電極コンタクト部１０ａに
対して自己整合的に形成される。エミツタ層６の部分は
逆メサ構造になっているのでベース電極１３と分離され
．接触することはない。
２０００乃至３０００人厚のＡｕ，または、１００人厚
Ｐｒｒ， ２０００乃至３０００人厚のＡｕをこの順に
蒸着して．エミッタ電極１２及びベース電極１３を形成
する。エミッタ電極１２は電極コンタクト部１０ａ上に
形成され．ベース電極１３は電極コンタクト部１０ａに
対して自己整合的に形成される。エミツタ層６の部分は
逆メサ構造になっているのでベース電極１３と分離され
．接触することはない。
第１図（ｅ）参照
ベースｉｆ Ｆｋ １３の一部とベース層４の一部をエ
ンチングして除去し．ベースメサを形成する。
ンチングして除去し．ベースメサを形成する。
第１図（ｆ）参照
コレクタ層３を一部エンチングしてコレクタコンタクト
層２を露出する凹部を形成し，その凹部にＡｕＧｅ／Ａ
ｕ（ ２００人／３０００人）をこの順に蒸着してコレ
クタ電極１４を形成する。
層２を露出する凹部を形成し，その凹部にＡｕＧｅ／Ａ
ｕ（ ２００人／３０００人）をこの順に蒸着してコレ
クタ電極１４を形成する。
このようにしてＨＢＴが作製された。
なお、コレクタ層，ベース層．エミツタ層の積層順を逆
にし，電極コンタクト部１０ａ上にコレクタ電極を形成
する構造にも９本発明の方法は適用することができる。
にし，電極コンタクト部１０ａ上にコレクタ電極を形成
する構造にも９本発明の方法は適用することができる。
さらに２本発明の方法は，ＨＢＴに限らず，その他の縦
型トランジスタ、例えばＲＨＥＴの製造に通用すること
ができる。
型トランジスタ、例えばＲＨＥＴの製造に通用すること
ができる。
以上説明したように１本発明によれば，エピタキシャル
成長した多層構造の半導体層の最上層をマスクにして各
層に対するエツチング速度の異なるエツチング液を用い
ることにより．多層構造の逆メサを形成することができ
る。
成長した多層構造の半導体層の最上層をマスクにして各
層に対するエツチング速度の異なるエツチング液を用い
ることにより．多層構造の逆メサを形成することができ
る。
また、その逆メサを利用してエミッタとベース電極を分
離することができる。本発明によればエミッタとベース
電極の分離のための特別な工程を必要としないし，エミ
ッタ電極とベース電極を同時に形成できるので，プロセ
スが大幅に簡略化される。
離することができる。本発明によればエミッタとベース
電極の分離のための特別な工程を必要としないし，エミ
ッタ電極とベース電極を同時に形成できるので，プロセ
スが大幅に簡略化される。
第１図（ａ）乃至（ｆ）は実施例のプロセスを説明する
ための断面図。 第２図は化合物半導体のエツチング速度を示す図 である。 図において ■は半導体基板であってＧａＡｓ基板。 ２はコレクタコンタクト層。 ３はコレクタ層であって第１の一導電型半導体層。 ４はベース層であって反対導電型半導体層。 ５は第１のエミッタグレード層 ６はエミツタ層であって第２の−導電型半導体層 ７は第２のエミッタグレード層。 ８は第１のエミッタキャップ層 ９はキャップグレード層。 １０は第２のエミッタキャップ層であって最上層１０ａ
は電極コンタクト部。 １１は逆メサ。 １２はエミッタ電極であって第１の電極。 １３はベース電極であって第２の電極。 １４はコレクタ電極 （ｅ） （ｆ） ψ斧伜１ｎプロｒスΣ説朗１う１こハＯ−顔口悟１０
（ηハ２） （師 実！（ｐｉｆ）７ｏｔ＝又ｓ；１ｆｆｉｓ月ｆろｒ：ｈ
ｒｓｔｒｈ。 第１月 （イ／）１） 工・づ−／７１１−＋間（分） ７１ｔで２会費−￥−４右［０エツ→ン・′シ′メ１□
々症゛乞−ｈ４戸コ第 ２ ロ
ための断面図。 第２図は化合物半導体のエツチング速度を示す図 である。 図において ■は半導体基板であってＧａＡｓ基板。 ２はコレクタコンタクト層。 ３はコレクタ層であって第１の一導電型半導体層。 ４はベース層であって反対導電型半導体層。 ５は第１のエミッタグレード層 ６はエミツタ層であって第２の−導電型半導体層 ７は第２のエミッタグレード層。 ８は第１のエミッタキャップ層 ９はキャップグレード層。 １０は第２のエミッタキャップ層であって最上層１０ａ
は電極コンタクト部。 １１は逆メサ。 １２はエミッタ電極であって第１の電極。 １３はベース電極であって第２の電極。 １４はコレクタ電極 （ｅ） （ｆ） ψ斧伜１ｎプロｒスΣ説朗１う１こハＯ−顔口悟１０
（ηハ２） （師 実！（ｐｉｆ）７ｏｔ＝又ｓ；１ｆｆｉｓ月ｆろｒ：ｈ
ｒｓｔｒｈ。 第１月 （イ／）１） 工・づ−／７１１−＋間（分） ７１ｔで２会費−￥−４右［０エツ→ン・′シ′メ１□
々症゛乞−ｈ４戸コ第 ２ ロ
Claims (1)
- 【特許請求の範囲】 〔１〕半導体基板（１）に複数の半導体層（２乃至１０
）からなる多層構造を形成する工程と、前記多層構造の
最上層（１０）をパターニングして電極コンタクト部（
１０ａ）を形成する工程と、前記最上層（１０）の下の
半導体層のエッチング速度が前記最上層（１０）の半導
体層のエッチング速度より大きいエッチング液を用い、
前記電極コンタクト部（１０ａ）をマスクにしてエッチ
ングを行う工程とを有し、 前記電極コンタクト部（１０ａ）下に多層構造の逆メサ
（１１）を形成することを特徴とする半導体装置の製造
方法。 〔２〕半導体基板（１）に第１の一導電型半導体層（３
）、反対導電型半導体層（４）、第２の一導電型半導体
層（６）をこの順に含む多層構造を形成する工程と、 前記多層構造の最上層（１０）をパターニングして電極
コンタクト部（１０ａ）を形成する工程と、前記最上層
（１０）下の半導体層のエッチング速度が前記最上層（
１０）の半導体層のエッチング速度より大きいエッチン
グ液を用い、前記電極コンタクト部（１０ａ）をマスク
にしてエッチングを行い、前記電極コンタクト部（１０
ａ）下で且つ前記反対導電型の半導体層（４）上に多層
構造の逆メサ（１１）を形成する工程と、 上方から金属を蒸着して前記電極コンタクト部（１０ａ
）上に第１の電極（１２）、前記反対導電型半導体層（
４）上に第２の電極（１３）を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120723A JPH0415928A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120723A JPH0415928A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415928A true JPH0415928A (ja) | 1992-01-21 |
Family
ID=14793409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120723A Pending JPH0415928A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099666A (ja) * | 2010-11-02 | 2012-05-24 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
-
1990
- 1990-05-09 JP JP2120723A patent/JPH0415928A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099666A (ja) * | 2010-11-02 | 2012-05-24 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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