JPH04159721A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04159721A JPH04159721A JP2284903A JP28490390A JPH04159721A JP H04159721 A JPH04159721 A JP H04159721A JP 2284903 A JP2284903 A JP 2284903A JP 28490390 A JP28490390 A JP 28490390A JP H04159721 A JPH04159721 A JP H04159721A
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- Japan
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- transistor
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- emitter
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラＩ・ランジ
スタと相補型ＭＯＳトランジスタを同一基板」二に形成
したＢ ｉ−ＣＭＯ３Ｉ Ｃに関する。
スタと相補型ＭＯＳトランジスタを同一基板」二に形成
したＢ ｉ−ＣＭＯ３Ｉ Ｃに関する。
従来、バイポーラトランジスタとＣＭＯＳトランジスタ
を同一基板上に形成したＲ ｉ−ＣＭＯ８ＩＣは、バイ
ポーラ１〜ランジスタの高速動作、高駆動能力と、Ｍ
ＯＳ ＋ヘランジスタの低消費電力動・作を両立できる
ことから多くの試みが報告されている。次に大田等によ
り［電子情報通信学会技術研究報告（１，９８９）Ｎｏ
、８７ ７頁１に報告されているＢｉ−ＣＭＯ３丁Ｃの
製造方法について順を追って説明する。
を同一基板上に形成したＲ ｉ−ＣＭＯ８ＩＣは、バイ
ポーラ１〜ランジスタの高速動作、高駆動能力と、Ｍ
ＯＳ ＋ヘランジスタの低消費電力動・作を両立できる
ことから多くの試みが報告されている。次に大田等によ
り［電子情報通信学会技術研究報告（１，９８９）Ｎｏ
、８７ ７頁１に報告されているＢｉ−ＣＭＯ３丁Ｃの
製造方法について順を追って説明する。
第３図に示すように、先ずＰ型半導体基板１に、Ｎ＋型
埋込層２及びＰ型埋込層３を形成後、Ｎ型エピタキシャ
ル層４を成長する。次にエピタキシャル層４の表面から
ＮｃｈＭＯ３）ランシスタ形成領域とバイポーラトラン
ジスタの絶縁分離領域にＰ型ウェル領域５を形成し、Ｐ
ｃ ｈ Ｍ ＯＳトランジスタ形成領域にＮ型ウェル
領域６を形成後、素子分離酸化膜７を形成する。次にゲ
ート酸化膜８を形成後、多結晶シリコン層からなるグー
１〜電極９を形成する。
埋込層２及びＰ型埋込層３を形成後、Ｎ型エピタキシャ
ル層４を成長する。次にエピタキシャル層４の表面から
ＮｃｈＭＯ３）ランシスタ形成領域とバイポーラトラン
ジスタの絶縁分離領域にＰ型ウェル領域５を形成し、Ｐ
ｃ ｈ Ｍ ＯＳトランジスタ形成領域にＮ型ウェル
領域６を形成後、素子分離酸化膜７を形成する。次にゲ
ート酸化膜８を形成後、多結晶シリコン層からなるグー
１〜電極９を形成する。
次にＰ型ベース領域１０をボロンのイオン注入により形
成し、ＮｃｈＭＯ３）ランジスタの低濃度Ｎ−型ソース
ドレイン領域］、 １ 、 Ｐ ｃ １１Ｍ ＯＳトラ
ンジスタの低濃度Ｐ−型ソース・トレイン領域］２を順
次形成する（ Ｐ ｃ ｈ Ｍ ＯＳ ）〜ランジスタ
の低濃度領域は形成しない場合もある）。次にバイポー
ラトランジスタのＮ＋型エミッタ領域１３、ＮｃｈＭＯ
ＳトランジスタのＮ＋型ソースドレイン領域１４を同時
に形成し、ＰｃｈＭＯＳトランジスタのＰ＋型ソース・
ドレイン領域］５と、バイポーラトランジスタのＰ＋型
ベースコンタクト領域１６を同時に形成する。このよう
にして最近のＢ ｉ−ＣＭＯ３Ｉ Ｃは製造される。
成し、ＮｃｈＭＯ３）ランジスタの低濃度Ｎ−型ソース
ドレイン領域］、 １ 、 Ｐ ｃ １１Ｍ ＯＳトラ
ンジスタの低濃度Ｐ−型ソース・トレイン領域］２を順
次形成する（ Ｐ ｃ ｈ Ｍ ＯＳ ）〜ランジスタ
の低濃度領域は形成しない場合もある）。次にバイポー
ラトランジスタのＮ＋型エミッタ領域１３、ＮｃｈＭＯ
ＳトランジスタのＮ＋型ソースドレイン領域１４を同時
に形成し、ＰｃｈＭＯＳトランジスタのＰ＋型ソース・
ドレイン領域］５と、バイポーラトランジスタのＰ＋型
ベースコンタクト領域１６を同時に形成する。このよう
にして最近のＢ ｉ−ＣＭＯ３Ｉ Ｃは製造される。
このＢ ｊ−ＣＭＯ８を用いて高速、低消費電力動作を
実現するなめに、例えば第４図に示す様な複合Ｂ １−
ＣＭＯＳインバータが用いられている。
実現するなめに、例えば第４図に示す様な複合Ｂ １−
ＣＭＯＳインバータが用いられている。
この従来のＢ ｉ−ＣＭＯ３を用いた第４図のインバー
タ回路を用いると、動作中に第１のトランジスタＱ１の
エミッターベース接合に逆バイアスか瞬間的に−３〜−
４Ｖ印加される。このエミッターベース接合に印加され
る逆バイアスにより、エミッタの周囲に高電界が発生ず
る。このエミッタ周囲の高電界により発生したホットキ
ャリアの影響により、第１のトランジスタＱ１の電流増
幅率の劣化か起こり、動作速度の低下や、誤動作。
タ回路を用いると、動作中に第１のトランジスタＱ１の
エミッターベース接合に逆バイアスか瞬間的に−３〜−
４Ｖ印加される。このエミッターベース接合に印加され
る逆バイアスにより、エミッタの周囲に高電界が発生ず
る。このエミッタ周囲の高電界により発生したホットキ
ャリアの影響により、第１のトランジスタＱ１の電流増
幅率の劣化か起こり、動作速度の低下や、誤動作。
動作不能の状態が発生するという問題点があった。この
ことは、例えばＳ、Ｐ、Ｊｏｓｈｊらによりインターナ
ショナル エレクトロン デバイス ミーティング（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ；ｒｏｎＤｅｖ
ｉｃｅ Ｍｅｅｔ、ｉｎｇ） （１，９８７年）１８２
〜１−８５頁に報告されている。
ことは、例えばＳ、Ｐ、Ｊｏｓｈｊらによりインターナ
ショナル エレクトロン デバイス ミーティング（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ；ｒｏｎＤｅｖ
ｉｃｅ Ｍｅｅｔ、ｉｎｇ） （１，９８７年）１８２
〜１−８５頁に報告されている。
本発明の半導体装置は、相補型ＭＯＳトランジスタとバ
イポーラトランジスタを含む半導体装置に於て、前記バ
イポーラトランジスタのエミッタ領域はＮ型の高濃度エ
ミッタ領域とそのエミッタ領域に接し、周囲をとり囲む
様に形成されｆＳＮ型の低濃度エミッタ領域とから構成
されているものである。
イポーラトランジスタを含む半導体装置に於て、前記バ
イポーラトランジスタのエミッタ領域はＮ型の高濃度エ
ミッタ領域とそのエミッタ領域に接し、周囲をとり囲む
様に形成されｆＳＮ型の低濃度エミッタ領域とから構成
されているものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
以下製造方法と共に説明する。
まず第１図（ａ）に示すように、Ｐ型半導体基板１に、
Ｎ＋型埋込層２及びＰ型埋込層３を形成後、全面にＮ型
エピタキシャル層４を成長する。
Ｎ＋型埋込層２及びＰ型埋込層３を形成後、全面にＮ型
エピタキシャル層４を成長する。
次にエピタキシャル層４の表面からＮｃｈＭＯＳトラン
ジスタ形成領域とバイポーラトランジスタの絶縁分離領
域にＰ型ウェル領域５を形成し、Ｐｃ ｈ Ｍ ＯＳ
）ランジスタ形成領域にＮ型ウェル領域６を形成後、素
子分離酸化膜７．ゲート酸化膜８、多結晶シリコンから
なるゲート電極９を順次形成する。次にバイポーラＩ・
ランジスタのＰ型ベース領域］０を、ボロンの３０〜５
０ｋｅＶ、１〜５ Ｘ Ｉ Ｑ Ｉ３ｃ＋ｎ−２のイオ
ン注入条件で形成する。
ジスタ形成領域とバイポーラトランジスタの絶縁分離領
域にＰ型ウェル領域５を形成し、Ｐｃ ｈ Ｍ ＯＳ
）ランジスタ形成領域にＮ型ウェル領域６を形成後、素
子分離酸化膜７．ゲート酸化膜８、多結晶シリコンから
なるゲート電極９を順次形成する。次にバイポーラＩ・
ランジスタのＰ型ベース領域］０を、ボロンの３０〜５
０ｋｅＶ、１〜５ Ｘ Ｉ Ｑ Ｉ３ｃ＋ｎ−２のイオ
ン注入条件で形成する。
ベース領域の形成は、エミッタ領域の形成後であっても
よい。
よい。
次に第１図（１））に示すように、Ｎ ｃ １１Ｍ Ｏ
ＳＩ・ランジスタのＮ−型ソース・ドレイン領域１１と
バイポーラトランジスタのＮ″′型エミッタ領域１７を
、ホトレジストからなるイオン注入用マスク］９を用い
て、リンの３０〜１００ｋｅＶ、１〜５ Ｘ １０ ”
ｃｍ−２の条件でイオン注入を行い形成する。
ＳＩ・ランジスタのＮ−型ソース・ドレイン領域１１と
バイポーラトランジスタのＮ″′型エミッタ領域１７を
、ホトレジストからなるイオン注入用マスク］９を用い
て、リンの３０〜１００ｋｅＶ、１〜５ Ｘ １０ ”
ｃｍ−２の条件でイオン注入を行い形成する。
次に第１図（Ｃ）に示ず様に、ＰｃｈＭＯ３）ランジス
タのＰ−型ソース・ドレイン領域］、２をボロンの３０
〜７０ｋｅＶ、１〜５ Ｘ ］、 Ｏ１３ｃｍ−２のイ
オン注入条件で形成する。Ｐｃ１１Ｍ０Ｓトランジスタ
のＰ−型領域１２は形成しなくともよく、又、バイポー
ラトランジスタのＰ型ベース領域と同時に形成すること
も可能である。
タのＰ−型ソース・ドレイン領域］、２をボロンの３０
〜７０ｋｅＶ、１〜５ Ｘ ］、 Ｏ１３ｃｍ−２のイ
オン注入条件で形成する。Ｐｃ１１Ｍ０Ｓトランジスタ
のＰ−型領域１２は形成しなくともよく、又、バイポー
ラトランジスタのＰ型ベース領域と同時に形成すること
も可能である。
次に第１図（ｄ）に示す様に、ゲート電極９の側面に酸
化膜からなるサイドウオール１８を形成し、Ｎ ｃ ｈ
Ｍ ＯＳ ）ランジスタのＮ＋型ソース・ドレイン領
域］４とバイポーラトランジスタのＮ＋型エミッタ領域
］３をヒ素の５０〜８０ｋｅＶ、］、 Ｘ １０１５〜
１． Ｘ ］、 Ｏ１６ｃｍ−２のイオン注入条件で同
時に形成する。この時、ヒ素で形成す−６〜 るＮ＋型エミッタ領域１３は、リンで形成したＮ−型エ
ミッタ領域１７の内側に形成することが重要である。
化膜からなるサイドウオール１８を形成し、Ｎ ｃ ｈ
Ｍ ＯＳ ）ランジスタのＮ＋型ソース・ドレイン領
域］４とバイポーラトランジスタのＮ＋型エミッタ領域
］３をヒ素の５０〜８０ｋｅＶ、］、 Ｘ １０１５〜
１． Ｘ ］、 Ｏ１６ｃｍ−２のイオン注入条件で同
時に形成する。この時、ヒ素で形成す−６〜 るＮ＋型エミッタ領域１３は、リンで形成したＮ−型エ
ミッタ領域１７の内側に形成することが重要である。
次に第１図（ｅ）に示すように、Ｐ ｃ ｈ Ｍ ＯＳ
トランジスタのＰ＋型ソース・ドレイン領域１５とバイ
ポーラトランジスタのＰ＋型ベースコンタクト領域１６
を、ボロンの１０〜３０ｋｅＶ、３〜５ Ｘ ］、 ０
１５ｃｍ−２のイオン注入条件で形成する。
トランジスタのＰ＋型ソース・ドレイン領域１５とバイ
ポーラトランジスタのＰ＋型ベースコンタクト領域１６
を、ボロンの１０〜３０ｋｅＶ、３〜５ Ｘ ］、 ０
１５ｃｍ−２のイオン注入条件で形成する。
このようにして第１の実施例のＢ ｉ −ＣＭＯ３ＴＣ
は出来上る。
は出来上る。
第２図は本発明の第２の実施例の断面図である。
この第２の実施例では、バイポーラトランジスタのエミ
ッタ形成領域を多結晶シリコン９Ａで囲むように形成し
、この多結晶シリコン９ＡをマスクとしてＮ−型エミッ
タ領域１７をイオン注入により形成する。次に、ＣＭＯ
３部のゲート電極９の側面にサイドウオール］８を形成
すると同時に、エミッタ形成領域を囲むように形成した
多結晶シリコン側面にもサイドウオール１．８を形成し
、この多結晶シリコン９Ａ及びサイドウオール１８をマ
スクにイオン注入によりＮ＋型エミッタ領域１３を形成
する。
ッタ形成領域を多結晶シリコン９Ａで囲むように形成し
、この多結晶シリコン９ＡをマスクとしてＮ−型エミッ
タ領域１７をイオン注入により形成する。次に、ＣＭＯ
３部のゲート電極９の側面にサイドウオール］８を形成
すると同時に、エミッタ形成領域を囲むように形成した
多結晶シリコン側面にもサイドウオール１．８を形成し
、この多結晶シリコン９Ａ及びサイドウオール１８をマ
スクにイオン注入によりＮ＋型エミッタ領域１３を形成
する。
このように、第２の実施例によれば、Ｎ＋型エミッタ領
域１３とＮ−型エミッタ領域］７の位置を自己整合的に
形成出来、Ｎ↑型エミッタ領域１３とＮ−型エミッタ領
域１７の間隔を一定に保つことか出来る。
域１３とＮ−型エミッタ領域］７の位置を自己整合的に
形成出来、Ｎ↑型エミッタ領域１３とＮ−型エミッタ領
域１７の間隔を一定に保つことか出来る。
以１−８説明したように本発明によれば、高濃度エミッ
タ領域の回りに低濃度エミッタ領域を配置することによ
り、エミッターベース間に逆バイアスが印加された時に
電界が集中しやすい表面近傍が低濃度エミッタとなるた
め、ホットキャリアの発生がなく、バイポーラトランジ
スタの特性劣化が発生しないという効果がある。しかも
バイポーラトランジスタのｆｌやＢ ｉ−ＣＭＯ３論理
回路のスイッチングスピード等のＡＣ特性を大きく左右
する高濃度エミッタ領域は従来と同じであり、ベース幅
も変化がないことからＡＣ特性は従来とほとんと変わる
ことはない。加えて、低濃度エミッタ領域の形成には、
Ｎ ｃ ｈ Ｍ ＯＳ ）ランジスタの低濃度ソース・
ドレイン領域と同時に出来ることから工程が増加するこ
ともない。
タ領域の回りに低濃度エミッタ領域を配置することによ
り、エミッターベース間に逆バイアスが印加された時に
電界が集中しやすい表面近傍が低濃度エミッタとなるた
め、ホットキャリアの発生がなく、バイポーラトランジ
スタの特性劣化が発生しないという効果がある。しかも
バイポーラトランジスタのｆｌやＢ ｉ−ＣＭＯ３論理
回路のスイッチングスピード等のＡＣ特性を大きく左右
する高濃度エミッタ領域は従来と同じであり、ベース幅
も変化がないことからＡＣ特性は従来とほとんと変わる
ことはない。加えて、低濃度エミッタ領域の形成には、
Ｎ ｃ ｈ Ｍ ＯＳ ）ランジスタの低濃度ソース・
ドレイン領域と同時に出来ることから工程が増加するこ
ともない。
第１図（ａ）〜（ｅ＞及び第２図は本発明の第１及び第
２の実施例を説明するための半導体チップの断面図、第
３図及び第４図は従来技術を説明するための半導体チッ
プの断面図及び回路図である。 ］−・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３
・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５
・・Ｐ型ウェル領域、６・・・Ｎ型ウェル領域、７・・
・素子分離酸化膜、８・・・ゲート酸化膜、９・・・ゲ
ーＩ〜電極、１０・・・Ｐ型ベース領域、１１・・・Ｎ
−型ソース・ドレイン領域、１２・・Ｐ−型ソース・ド
レイン領域、１３・・・Ｎ４型エミツタ領域、１４・・
・Ｎ＋型ソース・ドレイン領域、１５・・・Ｐ＋型ソー
ス・ドレイン領域、１６・・・Ｐ＋型ベースコンタクト
領域、］７・・・Ｎ−型エミッタ領域、］８・・・サイ
ドウオール、１つ・・・イオン注入マスク。
２の実施例を説明するための半導体チップの断面図、第
３図及び第４図は従来技術を説明するための半導体チッ
プの断面図及び回路図である。 ］−・・・Ｐ型半導体基板、２・・・Ｎ＋型埋込層、３
・・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５
・・Ｐ型ウェル領域、６・・・Ｎ型ウェル領域、７・・
・素子分離酸化膜、８・・・ゲート酸化膜、９・・・ゲ
ーＩ〜電極、１０・・・Ｐ型ベース領域、１１・・・Ｎ
−型ソース・ドレイン領域、１２・・Ｐ−型ソース・ド
レイン領域、１３・・・Ｎ４型エミツタ領域、１４・・
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ス・ドレイン領域、１６・・・Ｐ＋型ベースコンタクト
領域、］７・・・Ｎ−型エミッタ領域、］８・・・サイ
ドウオール、１つ・・・イオン注入マスク。
Claims (1)
- 相補型ＭＯＳトランジスタとバイポーラトランジスタを
含む半導体装置に於て、前記バイポーラトランジスタの
エミッタ領域はＮ型の高濃度エミッタ領域とそのエミッ
タ領域に接し、周囲をとり囲む様に形成されたＮ型の低
濃度エミッタ領域とから構成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284903A JPH04159721A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284903A JPH04159721A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159721A true JPH04159721A (ja) | 1992-06-02 |
Family
ID=17684546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284903A Pending JPH04159721A (ja) | 1990-10-23 | 1990-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036118A (ko) * | 1995-03-27 | 1996-10-28 | 알베르트 발도르프. 롤프 옴케 | 바이폴라 실리콘 트랜지스터 |
-
1990
- 1990-10-23 JP JP2284903A patent/JPH04159721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036118A (ko) * | 1995-03-27 | 1996-10-28 | 알베르트 발도르프. 롤프 옴케 | 바이폴라 실리콘 트랜지스터 |
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