JPH04160923A - 論理回路 - Google Patents
論理回路Info
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- JPH04160923A JPH04160923A JP2288162A JP28816290A JPH04160923A JP H04160923 A JPH04160923 A JP H04160923A JP 2288162 A JP2288162 A JP 2288162A JP 28816290 A JP28816290 A JP 28816290A JP H04160923 A JPH04160923 A JP H04160923A
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- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は論理回路に係わり、特に、コレクタドツトアン
ド回路とラッチドコンパレータ回路とにより構成される
論理回路に用いて好適なものである。
ド回路とラッチドコンパレータ回路とにより構成される
論理回路に用いて好適なものである。
〈発明の概要〉
本発明の論理回路は、出力段においてワイヤードオア回
路を構成するとともに、コレクタドツトアンド回路から
出力される複数の信号に基づいて論理積信号の否定信号
を形成することにより、コレクタドツトアンド回路とラ
ッチドコンバレータ回路とを用いて、入力された複数の
信号の電位差に基づいて所定の電圧レベルの論理積信号
を形成可能な回路を構成することが出来るようにして、
前段に否定回路や、或いはレベルシフト回路等を設けな
くてもすむようにした論理回路である。
路を構成するとともに、コレクタドツトアンド回路から
出力される複数の信号に基づいて論理積信号の否定信号
を形成することにより、コレクタドツトアンド回路とラ
ッチドコンバレータ回路とを用いて、入力された複数の
信号の電位差に基づいて所定の電圧レベルの論理積信号
を形成可能な回路を構成することが出来るようにして、
前段に否定回路や、或いはレベルシフト回路等を設けな
くてもすむようにした論理回路である。
〈従来の技術〉
従来より、第１の入力信号Ａと第２の入力信号Ｂ等のよ
うな複数の入力信号の論理積を出力するアンド回路とラ
ッチドコンバレータ回路とを組合せて構成した論理回路
が種々実用化されている。
うな複数の入力信号の論理積を出力するアンド回路とラ
ッチドコンバレータ回路とを組合せて構成した論理回路
が種々実用化されている。
第２図は、従来の論理回路の一例を示す回路図である。
この論理回路は、オアの変形アンド回路とランチドコン
パレータとを組み合わせて構成されているものであり、
第１の入力端子ｌと第２の入力端子２とが設けられてい
て、これらの入力端子１，２に第１の入力信号Ａおよび
第２の入力信号Ｂの入力否定信号ＡＮ、ＢＮがそれぞれ
人力されるように構成されている。
パレータとを組み合わせて構成されているものであり、
第１の入力端子ｌと第２の入力端子２とが設けられてい
て、これらの入力端子１，２に第１の入力信号Ａおよび
第２の入力信号Ｂの入力否定信号ＡＮ、ＢＮがそれぞれ
人力されるように構成されている。
上記第１の入力端子１に与えられた第１の入力信号Ａの
入力否定信号ＡＮは、トランジスタＱ１のベースに与え
られる。また、第２の入力端子２に与えられた第２の入
力信号Ｂの入力否定信号ＢＮは第３のトランジスタＱ３
のベースに与えられる。これらのトランジスタＱｌ、Ｑ
３と、リファレンス信号ＶＲＥＦ １が与えられるトラ
ンジスタＱ４とのエミッタが共通に接続されていて、こ
れらのトランジスタＱｌ、Ｑ３．Ｑ４により第１の差動
回路が構成されている。また、トランジスタＱ５．Ｑ７
により構成された第２の差動回路が、上記第１の差動回
路の次段に設けられている。そして、これら第１および
第２の差動回路を選択的に動作させるために、第３の差
動回路が設けられていて、この第３の差動回路を構成す
るトランジスタＱ２のコレクタに、上記第１の差動回路
において共通に接続されたエミッタが接続されている。
入力否定信号ＡＮは、トランジスタＱ１のベースに与え
られる。また、第２の入力端子２に与えられた第２の入
力信号Ｂの入力否定信号ＢＮは第３のトランジスタＱ３
のベースに与えられる。これらのトランジスタＱｌ、Ｑ
３と、リファレンス信号ＶＲＥＦ １が与えられるトラ
ンジスタＱ４とのエミッタが共通に接続されていて、こ
れらのトランジスタＱｌ、Ｑ３．Ｑ４により第１の差動
回路が構成されている。また、トランジスタＱ５．Ｑ７
により構成された第２の差動回路が、上記第１の差動回
路の次段に設けられている。そして、これら第１および
第２の差動回路を選択的に動作させるために、第３の差
動回路が設けられていて、この第３の差動回路を構成す
るトランジスタＱ２のコレクタに、上記第１の差動回路
において共通に接続されたエミッタが接続されている。
また、第２の差動回路において共通に接続されたエミッ
タが上記第３の差動回路を構成するトランジスタＱ６の
コレクタに接続されている。
タが上記第３の差動回路を構成するトランジスタＱ６の
コレクタに接続されている。
一方、上記、トランジスタＱ６のベースにクロック信号
ＣＬＫが与えられるとともに、トランジスタＱ２のベー
スにクロック信号ＣＬＫの否定信号ＣＬＫＮが与えられ
、共通接続されたトランジスタＱ２．Ｑ６のエミッタが
定電流源２０を介して接地されている。また、これら第
１の〜第３の差動回路と並列に、すなわち、電源Ｖｃｃ
と接地ＧＮＤとの間に、トランジスタＱ８と定電流源２
１との直列回路が接続されているとともに、トランジス
タＱ９と定電流源２２との直列回路が接続されている。
ＣＬＫが与えられるとともに、トランジスタＱ２のベー
スにクロック信号ＣＬＫの否定信号ＣＬＫＮが与えられ
、共通接続されたトランジスタＱ２．Ｑ６のエミッタが
定電流源２０を介して接地されている。また、これら第
１の〜第３の差動回路と並列に、すなわち、電源Ｖｃｃ
と接地ＧＮＤとの間に、トランジスタＱ８と定電流源２
１との直列回路が接続されているとともに、トランジス
タＱ９と定電流源２２との直列回路が接続されている。
これらの直列回路は、論理レベル信号を出力するための
エミタホロワを構成するものであり、トランジスタＱ８
はベースにトランジスタＱｌ、Ｑ３．Ｑ５のコレクタが
接続されるとともに、エミッタにトランジスタＱ７のベ
ースが接続される。
エミタホロワを構成するものであり、トランジスタＱ８
はベースにトランジスタＱｌ、Ｑ３．Ｑ５のコレクタが
接続されるとともに、エミッタにトランジスタＱ７のベ
ースが接続される。
一方、トランジスタＱ９は、ベースにトランジスタＱ４
およびトランジスタＱ７のコレクタが接続されるととも
に、エミッタにトランジスタＱ５のベースが接続される
。そして、トランジスタＱ８のエミッタから出力される
信号が、第１の入力信号Ａと第２の入力信号Ｂとのアン
ド出力信号Ａ・Ｂとして第１の出力端子１１に導出され
るとともに、トランジスタＱ９のエミッタから出力され
る信号が、第１の入力信号Ａと第２の入力信号Ｂとのア
ンド出力反転信号Ａ−Ｂとして第２の出力端子１２にそ
れぞれ導出されるように構成されている。
およびトランジスタＱ７のコレクタが接続されるととも
に、エミッタにトランジスタＱ５のベースが接続される
。そして、トランジスタＱ８のエミッタから出力される
信号が、第１の入力信号Ａと第２の入力信号Ｂとのアン
ド出力信号Ａ・Ｂとして第１の出力端子１１に導出され
るとともに、トランジスタＱ９のエミッタから出力され
る信号が、第１の入力信号Ａと第２の入力信号Ｂとのア
ンド出力反転信号Ａ−Ｂとして第２の出力端子１２にそ
れぞれ導出されるように構成されている。
また、トランジスタＱ１のコレクタと電源ＶｃＣとの間
に抵抗器Ｒ１接続されるとともに、トランジスタＱ４の
コレクタとｔｆｉＶｃｃとの間に抵抗器Ｒ２が接続され
る。
に抵抗器Ｒ１接続されるとともに、トランジスタＱ４の
コレクタとｔｆｉＶｃｃとの間に抵抗器Ｒ２が接続され
る。
次に、上記のように構成された第２図の論理回路の動作
を説明する。なお、以下の説明は、説明を容易にするた
めに入力否定信号ＡおよびトランジスタＱ１が無いもの
として説明する。このようにトランジスタＱ１を省略す
ることにより、第２図の回路は普通のラッチドコンパレ
ータ回路と同様の回路になる。
を説明する。なお、以下の説明は、説明を容易にするた
めに入力否定信号ＡおよびトランジスタＱ１が無いもの
として説明する。このようにトランジスタＱ１を省略す
ることにより、第２図の回路は普通のラッチドコンパレ
ータ回路と同様の回路になる。
第２図の論理回路において、先ず、クロック信号の否定
信号ＣＬＫＮが“Ｈ”のときは、定電流源２０を流れる
電流１１はトランジスタＱ２を通してのみ流れ、トラン
ジスタＱ６には電流が流れない。したがって、この場合
には第２の差動回路を構成するトランジスタＱ５．Ｑ７
には電流が流れないで、電流１１はトランジスタＱ３ま
たはＱ４のいづれかの側にのみ流れるようになる。この
場合、上記電流１１は入力否定信号ＢＮおよびリファレ
ンス信号ＶＲＥＦ １の大きさに応じて流れるわけであ
るが、これらの信号の電圧差が大きい場合には、トラン
ジスタＱ３またはＱ４のどちらか一方のみに流れる。し
かし、電圧差が小さい場合には、上述したように各電圧
の大きさに応した電流がそれぞれのトランジスタＱ３．
Ｑ４に流れるようになる。
信号ＣＬＫＮが“Ｈ”のときは、定電流源２０を流れる
電流１１はトランジスタＱ２を通してのみ流れ、トラン
ジスタＱ６には電流が流れない。したがって、この場合
には第２の差動回路を構成するトランジスタＱ５．Ｑ７
には電流が流れないで、電流１１はトランジスタＱ３ま
たはＱ４のいづれかの側にのみ流れるようになる。この
場合、上記電流１１は入力否定信号ＢＮおよびリファレ
ンス信号ＶＲＥＦ １の大きさに応じて流れるわけであ
るが、これらの信号の電圧差が大きい場合には、トラン
ジスタＱ３またはＱ４のどちらか一方のみに流れる。し
かし、電圧差が小さい場合には、上述したように各電圧
の大きさに応した電流がそれぞれのトランジスタＱ３．
Ｑ４に流れるようになる。
この場合トランジスタＱ３のコレクタの抵抗はＲ１であ
り、トランジスタＱ４のコレクタの抵抗はＲ２であるの
で、電流値に応じた電圧降下が各抵抗により発生する。
り、トランジスタＱ４のコレクタの抵抗はＲ２であるの
で、電流値に応じた電圧降下が各抵抗により発生する。
したがって、例えば入力否定信号ＢＮＯ方がリファレン
ス信号ＶＲＥＦ １よりも少しだけ”Ｈ”であったとし
た場合、トランジスタＱ３の方に電流が多く流れるので
、トランジスタＱ３のコレクタの電圧値はトランジスタ
Ｑ４のコレクタの電圧値よりも若干低くなる。このよう
な状態において、クロック信号ＣＬＫが“Ｈ”になり、
クロック信号の否定信号ＣＬＫＮが“Ｌ”になったとす
る。これにより、トランジスタＱ６に電流が流れるよう
になるとともに、トランジスタＱ２に流れていた電流が
流れなくなり、トランジスタＱ３．Ｑ４に流れていた電
流も流れなくなる。
ス信号ＶＲＥＦ １よりも少しだけ”Ｈ”であったとし
た場合、トランジスタＱ３の方に電流が多く流れるので
、トランジスタＱ３のコレクタの電圧値はトランジスタ
Ｑ４のコレクタの電圧値よりも若干低くなる。このよう
な状態において、クロック信号ＣＬＫが“Ｈ”になり、
クロック信号の否定信号ＣＬＫＮが“Ｌ”になったとす
る。これにより、トランジスタＱ６に電流が流れるよう
になるとともに、トランジスタＱ２に流れていた電流が
流れなくなり、トランジスタＱ３．Ｑ４に流れていた電
流も流れなくなる。
トランジスタＱ６に電流が流れるようになると、トラン
ジスタＱ５．Ｑ７に電流がそれぞれ流れるようになる。
ジスタＱ５．Ｑ７に電流がそれぞれ流れるようになる。
この場合、トランジスタＱ４のコレクタが“°Ｈ“であ
ったので、トランジスタＱ９のベースおよびトランジス
タＱ７のコレクタが“Ｈ“になる。また、トランジスタ
Ｑ３のコレクタが“Ｌ″であったので、トランジスタＱ
８のベースおよびトランジスタＱ５のコレクタが“Ｌ“
になる。したがって、トランジスタＱ７のベースが“Ｌ
″、トランジスタＱ５のベース“ＨＩ＋となる。
ったので、トランジスタＱ９のベースおよびトランジス
タＱ７のコレクタが“Ｈ“になる。また、トランジスタ
Ｑ３のコレクタが“Ｌ″であったので、トランジスタＱ
８のベースおよびトランジスタＱ５のコレクタが“Ｌ“
になる。したがって、トランジスタＱ７のベースが“Ｌ
″、トランジスタＱ５のベース“ＨＩ＋となる。
このため、クロック信号ＣＬＫが“Ｈ”になった瞬間に
は、トランジスタＱ５の方が少し多く電流が流れること
となり、抵抗Ｒ１を流れる電流はもう少し流れようとす
る。これにより、トランジスタＱ７のコレクタの電流は
逆に減ることになり、もともと“′Ｈ”であった抵抗Ｒ
２の電圧がさらに高（なるように変化する。すなわち、
“Ｈ”であった抵抗Ｒ２の方の電位はさらに“Ｈ”にな
り、”Ｌ″であった抵抗Ｒ１Ｏ方の電位は更に’Ｌ”に
なるように動作する。これらの電圧は、トランジスタＱ
８．Ｑ９のベースに加えられるので、各トランジスタの
間において正帰還を繰り返すことになる。このため、入
力否定信号ＢＮとリファレンス信号ＶＲＥＦ １との間
に僅かにあった電圧差が、コンパレータモードによって
増幅されるとともに、クロック信号ＣＬＫがＨ”に反転
した瞬間に正帰還モードになり、“Ｈ”レベルおよび“
Ｌ″レベルはっきりと区分される。すなわち、コンパレ
ータモードはアナログ動作を行うとともに、正帰還モー
ドはディジタル動作を行う。このように動作する結果、
第１の出力端子１１にアンド出力信号Ａ−Ｂが導出され
るとともに、第２の出力端子１２にアンド出力反転信号
Ａ−Ｂが導出される。
は、トランジスタＱ５の方が少し多く電流が流れること
となり、抵抗Ｒ１を流れる電流はもう少し流れようとす
る。これにより、トランジスタＱ７のコレクタの電流は
逆に減ることになり、もともと“′Ｈ”であった抵抗Ｒ
２の電圧がさらに高（なるように変化する。すなわち、
“Ｈ”であった抵抗Ｒ２の方の電位はさらに“Ｈ”にな
り、”Ｌ″であった抵抗Ｒ１Ｏ方の電位は更に’Ｌ”に
なるように動作する。これらの電圧は、トランジスタＱ
８．Ｑ９のベースに加えられるので、各トランジスタの
間において正帰還を繰り返すことになる。このため、入
力否定信号ＢＮとリファレンス信号ＶＲＥＦ １との間
に僅かにあった電圧差が、コンパレータモードによって
増幅されるとともに、クロック信号ＣＬＫがＨ”に反転
した瞬間に正帰還モードになり、“Ｈ”レベルおよび“
Ｌ″レベルはっきりと区分される。すなわち、コンパレ
ータモードはアナログ動作を行うとともに、正帰還モー
ドはディジタル動作を行う。このように動作する結果、
第１の出力端子１１にアンド出力信号Ａ−Ｂが導出され
るとともに、第２の出力端子１２にアンド出力反転信号
Ａ−Ｂが導出される。
〈発明が解決しようとする課題〉
第２図に示した論理回路は、上述したように動作するの
で、第１の入力端子１および第２の入力端子２に供給す
る入力信号として入力否定信号を供給する必要があり、
前段に否定回路を設けなければならない、したがって、
その分だけ信号に遅延が生じるとともに、回路構成が大
掛かりになってしまう不都合があった。
で、第１の入力端子１および第２の入力端子２に供給す
る入力信号として入力否定信号を供給する必要があり、
前段に否定回路を設けなければならない、したがって、
その分だけ信号に遅延が生じるとともに、回路構成が大
掛かりになってしまう不都合があった。
第２図の回路のように、前段に否定回路を設ける必要が
ない回路として、第３図の回路図に示すような論理回路
が用いられることがある。第３図の論理回路は、たてづ
みアンド回路と称されているアンド回路とラッチドコン
バレータ回路とを組み合わせて構成したもので、トラン
ジスタＱ１およびトランジスタＱ４よりなる第１の差動
対と、トランジスタＱ２およびトランジスタＱ５よりな
る第２の差動対によって初段のアンド回路が構成されて
いる。この第３図の論理回路の場合には、第１の入力端
子１に供給された第１の入力信号Ａを第１の差動対を構
成するトランジスタＱ１のベースに供給するとともに、
第１のリファレンス信号ＶＲＥＦ １をトランジスタＱ
４のベースに供給する。また、第２の入力端子２に供給
される第２の入力信号ＢをトランジスタＱ２のベースに
供給するとともに、第２のリファレンス信号ＶＲＥＦ２
をトランジスタＱ５のベースに供給する。そして、トラ
ンジスタＱ４．Ｑ５のコレクタ電圧をトランジスタＱＩ
Ｏのベースに供給するとともに、トランジスタＱ１のコ
レクタ電圧をトランジスタＱ９のベースに供給する。こ
れにより、トランジスタＱＩＯのエミッタからアンド出
力信号Ａ−Ｂを得るとともに、トランジスタＱ９のエミ
ッタからアンド出力反転信号Ａ−Ｂを得ている。なお、
第３図の論理回路におけるその他の部分の動作は上述し
た第２図の回路の動作と同様であり、説明を省略する。
ない回路として、第３図の回路図に示すような論理回路
が用いられることがある。第３図の論理回路は、たてづ
みアンド回路と称されているアンド回路とラッチドコン
バレータ回路とを組み合わせて構成したもので、トラン
ジスタＱ１およびトランジスタＱ４よりなる第１の差動
対と、トランジスタＱ２およびトランジスタＱ５よりな
る第２の差動対によって初段のアンド回路が構成されて
いる。この第３図の論理回路の場合には、第１の入力端
子１に供給された第１の入力信号Ａを第１の差動対を構
成するトランジスタＱ１のベースに供給するとともに、
第１のリファレンス信号ＶＲＥＦ １をトランジスタＱ
４のベースに供給する。また、第２の入力端子２に供給
される第２の入力信号ＢをトランジスタＱ２のベースに
供給するとともに、第２のリファレンス信号ＶＲＥＦ２
をトランジスタＱ５のベースに供給する。そして、トラ
ンジスタＱ４．Ｑ５のコレクタ電圧をトランジスタＱＩ
Ｏのベースに供給するとともに、トランジスタＱ１のコ
レクタ電圧をトランジスタＱ９のベースに供給する。こ
れにより、トランジスタＱＩＯのエミッタからアンド出
力信号Ａ−Ｂを得るとともに、トランジスタＱ９のエミ
ッタからアンド出力反転信号Ａ−Ｂを得ている。なお、
第３図の論理回路におけるその他の部分の動作は上述し
た第２図の回路の動作と同様であり、説明を省略する。
、
第３図の論理回路の場合は、上述したように第１の入力
信号Ａおよび第２の入力信号Ｂをそのまま入力すること
が出来るので、前段の回路に否定回路を設けなくてもよ
い利点がある。しかし、この第３図の論理回路の場合は
、第１の入力信号Ａに対して、第２の入力信号Ｂのレベ
ルを所定のレベルだけ下げなければならないので、前段
にレベルシフト回路を設けなければならない問題があっ
た。
信号Ａおよび第２の入力信号Ｂをそのまま入力すること
が出来るので、前段の回路に否定回路を設けなくてもよ
い利点がある。しかし、この第３図の論理回路の場合は
、第１の入力信号Ａに対して、第２の入力信号Ｂのレベ
ルを所定のレベルだけ下げなければならないので、前段
にレベルシフト回路を設けなければならない問題があっ
た。
本発明は上述した問題点に鑑み、前段に否定回路やレベ
ルシフト回路等を設けることなく動作させることか出来
るようにすることを目的とする。
ルシフト回路等を設けることなく動作させることか出来
るようにすることを目的とする。
〈課題を解決するための手段〉
本発明の論理回路は、複数の入力端子にそれぞれ与えら
れた複数の入力信号の論理積信号や、各入力信号の否定
信号を出力するコレクタドツトアンド回路と、複数のト
ランジスタよりなり、各トランジスタのエミッタが共通
に結合されるとともに、それぞれのコレクタに上記コレ
クタドツトアンド回路から出力される各信号電圧が与え
られる差動回路と、上記コレクタドツトアンド回路から
出力される各信号電圧がそのベースにそれぞれ与えられ
る複数のトランジスタによって構成された複数のエミッ
タホロワとを具備し、上記コレクタドツトアンド回路か
ら出力される上記入力信号の否定信号がそのベースにそ
れぞれ与えられる複数のエミッタホロワの出力電極、を
共通に結合してワイヤードオア回路を形成し、上記ワイ
ヤードオア回路の出力を、上記差動回路における各トラ
ンジスタの内、上記コレクタドツトアンド回路から出力
される上記入力信号の論理積信号がそのコレクタに与え
られるトランジスタのベースに供給するとともに、上記
コレクタドツトアンド回路から出力される上記入力信号
の論理積信号かベースに与えられるエミッタホロワの出
力電圧を、上記論理レベル出力回路における各トランジ
スタの内、上記コレクタドツトアンド回路から出力され
る入力信号の否定信号がそのコレクタにそれぞれ与えら
れるトランジスタのベースおよび出力端子に出力するよ
うにしている。
れた複数の入力信号の論理積信号や、各入力信号の否定
信号を出力するコレクタドツトアンド回路と、複数のト
ランジスタよりなり、各トランジスタのエミッタが共通
に結合されるとともに、それぞれのコレクタに上記コレ
クタドツトアンド回路から出力される各信号電圧が与え
られる差動回路と、上記コレクタドツトアンド回路から
出力される各信号電圧がそのベースにそれぞれ与えられ
る複数のトランジスタによって構成された複数のエミッ
タホロワとを具備し、上記コレクタドツトアンド回路か
ら出力される上記入力信号の否定信号がそのベースにそ
れぞれ与えられる複数のエミッタホロワの出力電極、を
共通に結合してワイヤードオア回路を形成し、上記ワイ
ヤードオア回路の出力を、上記差動回路における各トラ
ンジスタの内、上記コレクタドツトアンド回路から出力
される上記入力信号の論理積信号がそのコレクタに与え
られるトランジスタのベースに供給するとともに、上記
コレクタドツトアンド回路から出力される上記入力信号
の論理積信号かベースに与えられるエミッタホロワの出
力電圧を、上記論理レベル出力回路における各トランジ
スタの内、上記コレクタドツトアンド回路から出力され
る入力信号の否定信号がそのコレクタにそれぞれ与えら
れるトランジスタのベースおよび出力端子に出力するよ
うにしている。
〈作用〉
出力段に設けられている複数のエミッタホロワの内、そ
の入力電極にコレクタドツトアンド回路から出力される
入力信号の否定信号が供給されるエミッタホロワの出力
電極同志を接続してワイヤードオア回路を構成し、上記
コレクタドツトアンド回路からは出力することが出来な
い論理積信号の否定信号を上記ワイヤードオア回路によ
り形成する。これにより、前段に否定回路や、或いはレ
ベルシフト回路等を設けなくても動作可能なコレクタド
ツトアンド回路とランチドコンパレータ回路とにより、
入力された複数の信号の電位差に基づいて所定の電圧レ
ベルの論理積信号を形成する回路を構成することが出来
るようになる。
の入力電極にコレクタドツトアンド回路から出力される
入力信号の否定信号が供給されるエミッタホロワの出力
電極同志を接続してワイヤードオア回路を構成し、上記
コレクタドツトアンド回路からは出力することが出来な
い論理積信号の否定信号を上記ワイヤードオア回路によ
り形成する。これにより、前段に否定回路や、或いはレ
ベルシフト回路等を設けなくても動作可能なコレクタド
ツトアンド回路とランチドコンパレータ回路とにより、
入力された複数の信号の電位差に基づいて所定の電圧レ
ベルの論理積信号を形成する回路を構成することが出来
るようになる。
〈実施例〉
第１図は、本発明の一実施例を示す論理回路の回路構成
図である。
図である。
第１図から明らかなように、本実施例の論理回路はコレ
クタドツトアンド回路をラッチドコンバレータ回路に組
み込んで構成されている。このコレクタドツトアンド回
路は、トランジスタＱ１とトランジスタＱ３とからなる
第１の差動回路３と、トランジスタＱ４とトランジスタ
Ｑ６とからなる第２の差動回路４とにより構成されてい
る。これら第１および第２の差動回路３．４には、定電
流源２０を流れる電流■１を２分した電流が、定電流源
として設けられたトランジスタＱ２．トランジスタＱ５
を介してそれぞれ供給され。
クタドツトアンド回路をラッチドコンバレータ回路に組
み込んで構成されている。このコレクタドツトアンド回
路は、トランジスタＱ１とトランジスタＱ３とからなる
第１の差動回路３と、トランジスタＱ４とトランジスタ
Ｑ６とからなる第２の差動回路４とにより構成されてい
る。これら第１および第２の差動回路３．４には、定電
流源２０を流れる電流■１を２分した電流が、定電流源
として設けられたトランジスタＱ２．トランジスタＱ５
を介してそれぞれ供給され。
第１の差動回路３を構成するトランジスタＱ１のベース
が第１の入力端子１に接続されていて、このトランジス
タＱ１のベースに第１の入力信号Ａが与えられる。また
、第２の差動回路４を構成するトランジスタＱ６″のベ
ースが第２の入力端子２に接続されていて、トランジス
タＱ６のベースには第２の入力信号Ｂが与えられる。ま
た、トランジスタＱ３およびトランジスタＱ４のベース
同志が接続されていて、この共通接続されたベースにリ
ファレンス信号ＶＲＥＦ １が与えられるとともに、こ
れらのトランジスタＱ３．Ｑ４のコレクタが共通に接続
され、抵抗器Ｒ２を介して電源■ＣＣに接続されている
。一方、トランジスタＱ１のコレクタが抵抗器Ｒ１を介
して電源Ｖｃｃに接続されるとともに、トランジスタＱ
６のコレクタが抵抗器Ｒ３を介して電源Ｖｃｃに接続さ
れている。
が第１の入力端子１に接続されていて、このトランジス
タＱ１のベースに第１の入力信号Ａが与えられる。また
、第２の差動回路４を構成するトランジスタＱ６″のベ
ースが第２の入力端子２に接続されていて、トランジス
タＱ６のベースには第２の入力信号Ｂが与えられる。ま
た、トランジスタＱ３およびトランジスタＱ４のベース
同志が接続されていて、この共通接続されたベースにリ
ファレンス信号ＶＲＥＦ １が与えられるとともに、こ
れらのトランジスタＱ３．Ｑ４のコレクタが共通に接続
され、抵抗器Ｒ２を介して電源■ＣＣに接続されている
。一方、トランジスタＱ１のコレクタが抵抗器Ｒ１を介
して電源Ｖｃｃに接続されるとともに、トランジスタＱ
６のコレクタが抵抗器Ｒ３を介して電源Ｖｃｃに接続さ
れている。
このように構成された第１および第２の差動回路の次段
に、上述したラッチ動作を行うための第３の差動回路５
が設けられているとともに、３つのエミッタホロワ回路
６，７．８が設けられている。上記第３の差動回路５は
、トランジスタＱ７゜Ｑ８．ＱＩＯ，Ｑ１２のエミッタ
を共通に接続するとともに、トランジスタＱ７．Ｑ８の
ベースおよびトランジスタＱＩＯ，Ｑ１２のベースをそ
れぞれ共通に接続して構成されている。
に、上述したラッチ動作を行うための第３の差動回路５
が設けられているとともに、３つのエミッタホロワ回路
６，７．８が設けられている。上記第３の差動回路５は
、トランジスタＱ７゜Ｑ８．ＱＩＯ，Ｑ１２のエミッタ
を共通に接続するとともに、トランジスタＱ７．Ｑ８の
ベースおよびトランジスタＱＩＯ，Ｑ１２のベースをそ
れぞれ共通に接続して構成されている。
第３の差動回路５の動作電流は、定電流源として設けら
れたトランジスタＱｌｌを通して定電流源２０の電流が
与えられる。このトランジスタＱ１１のベースにクコツ
ク信号ＣＬＫが与えられ、一方、共通接続されたトラン
ジスタＱ２．Ｑ５のベースにクロック信号ＣＬＫの否定
信号ＣＬＫＮが与えられる。したがって、第１図の実施
例の回路は、クロック信号の否定信号ＣＬＫＮが“Ｈ”
のときに、トランジスタＱ２およびトランジスタＱ５側
に動作電流が供給されてコンパレータ動作を行い、クロ
ック信号ＣＬＫがＨ″のときにトランジスタＱｌｌ側に
動作電流が供給されてラッチ動作を行゛う。
れたトランジスタＱｌｌを通して定電流源２０の電流が
与えられる。このトランジスタＱ１１のベースにクコツ
ク信号ＣＬＫが与えられ、一方、共通接続されたトラン
ジスタＱ２．Ｑ５のベースにクロック信号ＣＬＫの否定
信号ＣＬＫＮが与えられる。したがって、第１図の実施
例の回路は、クロック信号の否定信号ＣＬＫＮが“Ｈ”
のときに、トランジスタＱ２およびトランジスタＱ５側
に動作電流が供給されてコンパレータ動作を行い、クロ
ック信号ＣＬＫがＨ″のときにトランジスタＱｌｌ側に
動作電流が供給されてラッチ動作を行゛う。
クロック信号の否定信号ＣＬＫＮが“Ｈ”でコンパレー
タ動作が行われているときは、トランジスタＱ１のコレ
クタの電位は第１の入力信号Ａの入力否定信号ＡＮとな
り、トランジスタＱ６のコレクタの電位は第２の入力信
号Ｂの入力否定信号ＢＮとなる。また、トランジスタＱ
３およびＱ４のコレクタの電位は、入力信号Ａ、Ｂのア
ンドであるＡ−Ｂとなる。
タ動作が行われているときは、トランジスタＱ１のコレ
クタの電位は第１の入力信号Ａの入力否定信号ＡＮとな
り、トランジスタＱ６のコレクタの電位は第２の入力信
号Ｂの入力否定信号ＢＮとなる。また、トランジスタＱ
３およびＱ４のコレクタの電位は、入力信号Ａ、Ｂのア
ンドであるＡ−Ｂとなる。
トランジスタＱ１のコレクタの電位は、第１のエミッタ
ホロワ回路６を構成するトランジスタＱ１３のベースに
与えられるとともに、第３の差動回路を構成するトラン
ジスタＱ７のコレクタに与えられる。また、トランジス
タＱ６のコレクタの電位は、第２のエミッタホロワ回路
７を構成するトランジスタＱ１４のベースに与えられる
とともに、トランジスタＱ８のコレクタに与えられる。
ホロワ回路６を構成するトランジスタＱ１３のベースに
与えられるとともに、第３の差動回路を構成するトラン
ジスタＱ７のコレクタに与えられる。また、トランジス
タＱ６のコレクタの電位は、第２のエミッタホロワ回路
７を構成するトランジスタＱ１４のベースに与えられる
とともに、トランジスタＱ８のコレクタに与えられる。
一方、トランジスタＱ３およびＱ４のコレクタの電位は
、第３のエミッタホロワ回路８を構成するトランジスタ
Ｑ１５のベースに与えられるとともに、トランジスタＱ
１２のコレクタに与えられる。
、第３のエミッタホロワ回路８を構成するトランジスタ
Ｑ１５のベースに与えられるとともに、トランジスタＱ
１２のコレクタに与えられる。
なお、第３の差動回路を構成するもう一つのトランジス
タＱＩＯのコレクタは、電１Ｖｃｃに接続されている。
タＱＩＯのコレクタは、電１Ｖｃｃに接続されている。
これは、ラッチ動作時に抵抗器Ｒ２に流れる電流と、抵
抗器Ｒ１，Ｒ３に流れる電流の大きさを揃えて論理振幅
を一定にするためである。
抗器Ｒ１，Ｒ３に流れる電流の大きさを揃えて論理振幅
を一定にするためである。
一方、トランジスタＱ１３のエミッタとトランジスタＱ
１４のエミッタとが共通に接続されていて、ここに定電
流源２１が接続されている。このように、トランジスタ
Ｑ１３のエミッタとトランジスタＱ１４のエミッタとを
共通に接続することにより、ワイヤードオア回路を構成
し、コレクタドツト回路では得られなかったアンド出力
反転信号Ａ−Ｂを、その接続点９から得られるようにし
ている。
１４のエミッタとが共通に接続されていて、ここに定電
流源２１が接続されている。このように、トランジスタ
Ｑ１３のエミッタとトランジスタＱ１４のエミッタとを
共通に接続することにより、ワイヤードオア回路を構成
し、コレクタドツト回路では得られなかったアンド出力
反転信号Ａ−Ｂを、その接続点９から得られるようにし
ている。
上記接続点９の電位が第１の出力端子１１に与えられる
とともに、トランジスタＱＩＯ，Ｑ１２のベースに与え
られる。また、トランジスタＱ１５のエミッタは、定電
流源２２に接続されていて、このトランジスタＱ１５の
エミッタの電位が第２の出力端子１２およびトランジス
タＱ７．Ｑ８のベースにそれぞれ与えられるようになさ
れている。
とともに、トランジスタＱＩＯ，Ｑ１２のベースに与え
られる。また、トランジスタＱ１５のエミッタは、定電
流源２２に接続されていて、このトランジスタＱ１５の
エミッタの電位が第２の出力端子１２およびトランジス
タＱ７．Ｑ８のベースにそれぞれ与えられるようになさ
れている。
このように構成された実施例の論理回路においては、コ
ンパレーク動作のときにはトランジスタＱ１のコレクタ
の電位は第１の入力信号Ａの否定ＡＮとなり、トランジ
スタＱ６のコレクタの電位は第２の入力信号Ｂの否定Ｂ
Ｎとなる。また、トランジスタＱ３．Ｑ４のコレクタの
電位は、第１の入力信号Ａと第２の入力信号Ｂとのアン
ド信号Ａ−Ｂとなる。これらのコレクタの電位は、上述
したように次段のラソチドコンバレータ回路に与えられ
る。
ンパレーク動作のときにはトランジスタＱ１のコレクタ
の電位は第１の入力信号Ａの否定ＡＮとなり、トランジ
スタＱ６のコレクタの電位は第２の入力信号Ｂの否定Ｂ
Ｎとなる。また、トランジスタＱ３．Ｑ４のコレクタの
電位は、第１の入力信号Ａと第２の入力信号Ｂとのアン
ド信号Ａ−Ｂとなる。これらのコレクタの電位は、上述
したように次段のラソチドコンバレータ回路に与えられ
る。
このような動作状態において、クロック信号ＣＬＫおよ
びクロック信号の否定信号ＣＬＫＮの電圧レベルが反転
すると、トランジスタＱ２．Ｑ５に流れていた電流がト
ランジスタＱｌｌ側に流れるようになり、第１図の実施
例の回路はラッチ動作を行うようになる。この場合、ト
ランジスタＱ１１がオン動作することにより、トランジ
スタＱ７、Ｑ８には電流が流れ、これらのトランジスタ
のコレクタ電位は“Ｌ゛になる。一方、トランジスタＱ
１２には電流が流れないので、そのコレクタ電位は“Ｈ
”となり、第２の出力端子１２に導出されているアンド
出力信号Ａ−ＢのＨ”状態が維持される。
びクロック信号の否定信号ＣＬＫＮの電圧レベルが反転
すると、トランジスタＱ２．Ｑ５に流れていた電流がト
ランジスタＱｌｌ側に流れるようになり、第１図の実施
例の回路はラッチ動作を行うようになる。この場合、ト
ランジスタＱ１１がオン動作することにより、トランジ
スタＱ７、Ｑ８には電流が流れ、これらのトランジスタ
のコレクタ電位は“Ｌ゛になる。一方、トランジスタＱ
１２には電流が流れないので、そのコレクタ電位は“Ｈ
”となり、第２の出力端子１２に導出されているアンド
出力信号Ａ−ＢのＨ”状態が維持される。
また、ラッチ動作で第２の出力端子１２の電位が“Ｌ”
のときは、トランジスタＱ７．Ｑ８には電流が流れず、
これらのトランジスタのコレクタの電位は“Ｈ”になる
。この場合、トランジスタＱ１２．１０に電流が流れ、
この結果トランジスタＱ１２のコレクタの電位はＬ”と
なり、第２の出力端子１２の“Ｌ”レベルが維持される
。
のときは、トランジスタＱ７．Ｑ８には電流が流れず、
これらのトランジスタのコレクタの電位は“Ｈ”になる
。この場合、トランジスタＱ１２．１０に電流が流れ、
この結果トランジスタＱ１２のコレクタの電位はＬ”と
なり、第２の出力端子１２の“Ｌ”レベルが維持される
。
本実施例の回路は上述したように動作するので、２つの
入力信号のアンド回路だけでな（，３つ以上の多入力の
場合にも適用することが出来る。また、第１図において
、トランジスタＱ４のベースに第２の入力信号Ｂを入力
するとともに、トランジスタＱ６のベースにリファレン
ス信号ＶＲＥＦ１を入力すると、出力端子からＡ−Ｂの
信号を得ることができる。
入力信号のアンド回路だけでな（，３つ以上の多入力の
場合にも適用することが出来る。また、第１図において
、トランジスタＱ４のベースに第２の入力信号Ｂを入力
するとともに、トランジスタＱ６のベースにリファレン
ス信号ＶＲＥＦ１を入力すると、出力端子からＡ−Ｂの
信号を得ることができる。
〈発明の効果〉
本発明は上述したように、コレクタドツトアンド回路か
ら出力される第１の入力信号Ａの否定信号ＡＮ、および
第２の人力信号Ｂの否定信号ＢＮを第３の差動回路を構
成するトランジスタＱ７゜Ｑ８のコレクタ、およびエミ
ッタホロワ回路を構成するトランジスタＱ１３．Ｑ１４
のベースにそれぞれ供給するとともに、これらトランジ
スタＱ１３、Ｑ１４のエミッタを接続してワイヤードオ
ア回路を構成し、上記コレクタドツトアンド回路から出
力することが出来なかった上記第１の入力信号Ａの否定
信号ＡＮ、および第２の入力信号Ｂの否定信号ＢＨの論
理積出力を、上記ワイヤードオア回路から得られるよう
にしたので、入力された複数の信号の電位差に基づいて
所定の電圧レベルの論理積信号を形成するための論理回
路を、前段に否定回路や、或いはレベルシフト回路を設
けることなく動作可能なコレクタドツトアンド回路をラ
ッチドコンバレータ回路に組み込んで構成することが出
来る。したがって、上記否定回路や上記しベルシフト回
路などによる信号遅延がなくて高速動作が可能な論理回
路を構成することが出来る。
ら出力される第１の入力信号Ａの否定信号ＡＮ、および
第２の人力信号Ｂの否定信号ＢＮを第３の差動回路を構
成するトランジスタＱ７゜Ｑ８のコレクタ、およびエミ
ッタホロワ回路を構成するトランジスタＱ１３．Ｑ１４
のベースにそれぞれ供給するとともに、これらトランジ
スタＱ１３、Ｑ１４のエミッタを接続してワイヤードオ
ア回路を構成し、上記コレクタドツトアンド回路から出
力することが出来なかった上記第１の入力信号Ａの否定
信号ＡＮ、および第２の入力信号Ｂの否定信号ＢＨの論
理積出力を、上記ワイヤードオア回路から得られるよう
にしたので、入力された複数の信号の電位差に基づいて
所定の電圧レベルの論理積信号を形成するための論理回
路を、前段に否定回路や、或いはレベルシフト回路を設
けることなく動作可能なコレクタドツトアンド回路をラ
ッチドコンバレータ回路に組み込んで構成することが出
来る。したがって、上記否定回路や上記しベルシフト回
路などによる信号遅延がなくて高速動作が可能な論理回
路を構成することが出来る。
第１図は、本発明の一実施例を示す論理回路の回路構成
図、 第２図は、オアの変形アンド回路を用いて構成された従
来の論理回路を示す回路構成図、第３図は、たてづみア
ンド回路を用いて構成された従来の論理回路を示す回路
構成図である。 １・・・第１の入力端子、 ２・・・第２の入力端子
。 ３・・・第１０差動回路、 ４・・・第２０差動回路
。 ５・・・第３の差動回路。 ６・・・第１のエミッタホロワ。 ７・・・第２のエミッタホロワ。 ８・・・第３のエミッタホロワ。 １１・・・第１の出力端子。 １２・・・第２の出力端子。 Ａ・・・第１の入力信号、 Ｂ・・・第２の入力信号
。 ＡＮ・・・入力否定信号、 ＢＮ・・・入力否定信
号。 Ａ−Ｂ・・・アンド出力信号。 Ａ−Ｂ・・・アンド出力反転信号。
図、 第２図は、オアの変形アンド回路を用いて構成された従
来の論理回路を示す回路構成図、第３図は、たてづみア
ンド回路を用いて構成された従来の論理回路を示す回路
構成図である。 １・・・第１の入力端子、 ２・・・第２の入力端子
。 ３・・・第１０差動回路、 ４・・・第２０差動回路
。 ５・・・第３の差動回路。 ６・・・第１のエミッタホロワ。 ７・・・第２のエミッタホロワ。 ８・・・第３のエミッタホロワ。 １１・・・第１の出力端子。 １２・・・第２の出力端子。 Ａ・・・第１の入力信号、 Ｂ・・・第２の入力信号
。 ＡＮ・・・入力否定信号、 ＢＮ・・・入力否定信
号。 Ａ−Ｂ・・・アンド出力信号。 Ａ−Ｂ・・・アンド出力反転信号。
Claims (1)
- 【特許請求の範囲】 複数の入力端子にそれぞれ与えられた複数の入力信号の
論理積信号や、各入力信号の否定信号を出力するコレク
タドットアンド回路と、 複数のトランジスタよりなり、各トランジスタのエミッ
タが共通に結合されるとともに、それぞれのコレクタに
上記コレクタドットアンド回路から出力される各信号電
圧が与えられる差動回路と、上記コレクタドットアンド
回路から出力される各信号電圧がそのベースにそれぞれ
与えられる複数のトランジスタによって構成された複数
のエミッタホロワとを具備し、 上記コレクタドットアンド回路から出力される上記入力
信号の否定信号がそのベースにそれぞれ与えられる複数
のエミッタホロワの出力電極を共通に結合してワイヤー
ドオア回路を形成し、上記ワイヤードオア回路の出力を
、上記論理レベル出力回路における各トランジスタの内
、上記コレクタドットアンド回路から出力される上記入
力信号の論理積信号がそのコレクタに与えられるトラン
ジスタのベースに供給するとともに、 上記コレクタドットアンド回路から出力される上記入力
信号の論理積信号がベースに与えられるエミッタホロワ
の出力電圧を上記論理レベル出力回路における各トラン
ジスタの内、上記コレクタドットアンド回路から出力さ
れる入力信号の否定信号がそのコレクタにそれぞれ与え
られるトランジスタのベースおよび出力端子に出力する
ようにしたことを特徴する論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288162A JP2990785B2 (ja) | 1990-10-25 | 1990-10-25 | 論理回路 |
| KR1019910018275A KR100217875B1 (ko) | 1990-10-25 | 1991-10-17 | 논리회로 |
| US07/781,593 US5170079A (en) | 1990-10-25 | 1991-10-23 | Collector dot and circuit with latched comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288162A JP2990785B2 (ja) | 1990-10-25 | 1990-10-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160923A true JPH04160923A (ja) | 1992-06-04 |
| JP2990785B2 JP2990785B2 (ja) | 1999-12-13 |
Family
ID=17726610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288162A Expired - Fee Related JP2990785B2 (ja) | 1990-10-25 | 1990-10-25 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5170079A (ja) |
| JP (1) | JP2990785B2 (ja) |
| KR (1) | KR100217875B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0501827B1 (en) * | 1991-03-01 | 1996-04-17 | Kabushiki Kaisha Toshiba | Multiplying circuit |
| EP0509585A1 (en) * | 1991-04-15 | 1992-10-21 | Koninklijke Philips Electronics N.V. | Clocked comparator with offset-voltage compensation |
| CA2108883C (en) * | 1992-02-20 | 1999-05-04 | Petre Popescu | Differential emitter coupled logic circuit |
| US5287016A (en) * | 1992-04-01 | 1994-02-15 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
| JPH05315902A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | Ｅｃｌラッチ回路 |
| US5459466A (en) * | 1995-02-23 | 1995-10-17 | Tektronix, Inc. | Method and apparatus for converting a thermometer code to a gray code |
| US6092131A (en) * | 1997-07-28 | 2000-07-18 | Lsi Logic Corporation | Method and apparatus for terminating a bus at a device interface |
| EP1473828A1 (en) * | 2003-04-30 | 2004-11-03 | STMicroelectronics S.r.l. | Phase detector and method of generating a differential signal representative of a phase-shift |
| US7106104B2 (en) * | 2003-10-30 | 2006-09-12 | International Business Machines Corporation | Integrated line driver |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| JPS60169216A (ja) * | 1984-02-13 | 1985-09-02 | Fujitsu Ltd | フリツプ・フロツプ回路 |
| US5001361A (en) * | 1988-05-13 | 1991-03-19 | Fujitsu Limited | Master-slave flip-flop circuit |
-
1990
- 1990-10-25 JP JP2288162A patent/JP2990785B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-17 KR KR1019910018275A patent/KR100217875B1/ko not_active Expired - Fee Related
- 1991-10-23 US US07/781,593 patent/US5170079A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920009083A (ko) | 1992-05-28 |
| US5170079A (en) | 1992-12-08 |
| KR100217875B1 (ko) | 1999-09-01 |
| JP2990785B2 (ja) | 1999-12-13 |
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