JPH04162138A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、出力ポート
を介して出力される信号のタイムベースエラーの少ない
マイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭５８−
３３５８４号公報（以下、文献１と略記する。）に示さ
れている。

発明が解決しようとする課題 しかしながら、前記文献１に示されるようなノイマン方
式のマイクロプロセッサは、あらかじめ定められた順序
にしたがってデータの処理を実行していくために、プロ
グラムが膨大になるにつれて非同期で入力される外部デ
ータの取り込みやそれに基づくデータの処理のサイクル
が長くなり、その結果、事象か発生してからマイクロプ
ロセッサから出力信号が送出されるまでの時間のばらつ
き、すなわち、タイムベースエラーがかなり大きくなる
という問題を存している。このような問題に対して、従
来は割り込みという手段が用いられてきたが、割り込み
要求があってもその時点で実行している命令を処理して
しまわないと割り込み処理に移行できないため、マイク
ロプロセッサが割り込みを受は付けてから実際に割り込
みサービスルーチンを開始するまでの時間そのものにタ
イムベースエラーが発生してしまうという問題点を有し
ていた。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なく出力すること
ができる出力ポートをもったマイクロプロセッサを提供
することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は巡回カウント動作を行うフリーランニングカウンタと
、２種類以上のディジタルデータを格納する比較データ
格納手段と、前記比較データ格納手段のいずれか１つを
選択する比較データ選択手段と、前記フリーランニング
カウンタのカウントデータと前記比較データ格納手段の
データとを比較し、一致した場合に一致信号を出力する
比較手段と、前記一致信号に基づいて巡回カウント動作
を行い、カウントが一巡した場合に一巡信号を出力する
ポインタと、前記−巡信号に基づいて、割り込み処理を
開始するための割り込み要求信号を発生する割り込み要
求手段と、前記比較データ格納手段と同数のディジタル
データを格納するマスターラッチ部と、前記マスターラ
ッチ部のいずれか１つを選択するマスターラッチ選択手
段と、前記マスターラッチ部のデータを前記一致信号に
基づいて取り込むスレーブラッチ部とからなる出力ポー
トを備えている。

作用 本発明は上記した構成により、出力ポートを介して出力
される信号のタイムベースエラーが少ないマイクロプロ
セッサを得ることができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明のマイクロプロセッサの構成図を示すも
のである。第１図において、ＴＭＧＲｌｏｏは外部クロ
、り入力端子１０に供給されるクロック信号をもとに命
令の実行タイミング信号を発生するタイミングジェネレ
ータであり、その出力信号はＰＣ２００，ＩＣＲ９００
およびＦＲＣｉｏｏｏに供給されている。ＰＬＡ３００
はプログラマブルロジックアレイであり、順次実行され
る命令群からなるプログラムが格納されている。

ＰＣ２００はＴＭＧＲｌｏｏの出力信号に基づいテカウ
ント動作を行うプログラムカウンタでアリ、プログラム
アドレスであるカウントデータを出力することによって
、ＰＬＡ３００に格納された特定の命令を選択する。Ｆ
ＲＣｌｏｏＯはフリーランニングカウンタであり、ＴＭ
ＧＲｌｏｏの出力信号をクロック信号として巡回カウン
ト動作を行う。ＦＲＣｌｏｏＯのカウントデータはロー
カルバス１４００を介してＩＣＲ９００および出力ポー
ト１１００に供給される。ＩＣＲ９００はインプットキ
ャプチャレジスタ回路であり、外部信号入力端子２０〜
２７に印加される入力信号のエツジが到来したときに、
その時点のＦＲＣｌｏｏＯのカウントデータをＩＣＲ９
００内の特定のレジスタに格納する（同時に複数の入力
信号のエツジが到来したときには、複数のレジスタにＦ
ＲＣ１０００のカウントデータが格納される。）ととも
に、図示されてはいない入力信号受は付はフラグをセッ
トする機能を有している。ＰＬＡ３００から送出される
命令はコントロールバス１３００を介してＡＬＵ４００
．　　アドレスデコーダ６００（図中ではアドレスデコ
ーダＡと示されている。）。

アドレスデコーダ８００　（図中ではアドレスデコーダ
Ｂと示されている。）、ＩＣＲ９００および出力ポート
１１００に供給される。また、データバス１２０ＯＬ！
ＰＣ２００，ＡＬＵ４００．ＲＯＭ５００．ＲＡＭ７０
０．　　ＩＣＲ，９００および出力ポート１１００に接
続されている。ＡＬＵ４００はディジタルデータの算術
および論理演算を実行する演算器である。ＲＯＭ５００
はあらかじめ格納されているディジタルデータをデータ
バス１２００に送出する読み出し専用メモリである。Ｒ
ＡＭ７００はデータバス１２００を介してディジタルデ
ータの読み書きを行うランダムアクセスメモリである。

出力ポート１１００はプログラムによって変更できる一
連の信号パターンを信号出力端子３０〜３７から出力す
る。また、出力ポート１１００は割り込み処理を実行す
るための割り込み要求信号を信号線５０を介して割り込
み制御回路１５００に供給し、また割り込み制御回路１
５００からは信号線５１を介して割り込み受理信号が出
カポ−）１１００に供給される。割り込み制御回路１５
００はマイクロプロセッサがその時点で実行している処
理を一時中断させ、割り込み処理の実行が開始できるよ
うに制御する回路であり、外部信号入力端子４０あるい
は出カポ−）１１００から割り込み要求信号が供給され
ると、ＰＣ２００、ＡＬＵ４００およびＲＡＭ７００に
割り込み処理を開始するための制御信号を供給する。ア
ドレスデコーダ６００はＲＯＭ５００のアドレスを選択
し、アドレスデコーダ８ｏＯはＲＡＭ７００のアドレス
を選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図〜第３図を用い
て説明する。

ＴＭＧＲｌｏｏは外部クロック入力端子１０に供給され
るクロック信号をもとに命令の実行タイミング信号を発
生し、この信号をＰＣ２００，ＩＣＲ９００およびＦＲ
ＣｌｏｏＯに供給する。ＰＣ２００はＴＭＧＲｌ　００
の出力信号に基づいてカウント動作を行い、プログラム
アドレスであるカウントデータをＰＬＡ３００に供給す
る。ＰＬＡ３００は格納された命令群の中からＰＣ２０
０より供給されるプログラムアドレスに対応する特定の
命令を選択し、選択された命令をコマンドバス１３００
に送出する。ＡＬＵ４００はコマンドバス１３００から
送られてくる命令にしたがって、データバス１２００を
介して送られてくるディジタルデータの算術および論理
演算を実行し、その結果をデータバス１２００に送出す
る。アドレスデコーダ６００はコマンドバス１３００を
介して送られてくる命令に基づいて特定のアドレスを選
択し、ＲＯＭ５００はアドレスデコーダ６００によって
選択されたアドレスに対応する格納手段に格納されたデ
ィジタルデータをデータバス１２００に送出する。アド
レスデコーダ８００はコマンドバス１３０ｏを介して送
られてくる命令に基づいて特定のアドレスを選択し、Ｒ
ＡＭ７００はアドレスデコーダ８００によって選択され
たアドレスに対応する格納手段に対し、データバス１２
００から送られてくるディジタルデータを格納あるいは
既に格納されたディジタルデータをデータバス１２００
に送出する。割り込み制御回路１５００は外部入力端子
４０あるいは出力ポート１１００から割り込み要求信号
が供給されると、ＰＣ２００、ＡＬＵ４００およびＲＡ
Ｍ７００に制御信号を供給する。この制御信号によって
まず最初に、ＰＣ２００はその時点のプログラムアドレ
スをデータバスに送出し、ＲＡＭ７００はＰＣ２００か
らデータバスに送出されたプログラムアドレスを特定の
格納領域に格納する。次に、ＡＬＵ４００ハＡ　Ｌ　Ｕ
内のレジスタデータおよびフラグの状態をデータバスに
送出し、ＰＣ２００の場合と同様にＲＡＭ７００はＡＬ
Ｕ４００からデータバスに送出されたレジスタデータお
よびフラグの状態をＰＣ２００のプログラムアドレスを
格納した格納領域とは別の格納領域に格納する。ＰＣ２
００およびＡＬＵ　４００の各データの格納が完了する
と、ＲＡＭ７００は割り込み処理のプログラムの開始ア
ドレスデータをデータバスに送出し、ＰＣ２００はＲＡ
Ｍ７００から送出された割り込み処理のプログラム開始
アドレスデータをカウンタにプリセットする。以後割り
込み処理のプログラムが実行され、割り込み処理のプロ
グラムが終了すると割り込み処理実行開始直前のプログ
ラムの実行が再開される。即ち、割り込み処理のプログ
ラムが終了すると、ＲＡＭ７００に格納されている割り
込み処理実行開始直前のＡＬＵ２００内のレジスタデー
タとフラグの状態およびＰＣ２００のプログラムアドレ
スがそれぞれＡＬＵ４００．ＰＣ２００に設定され、割
り込み処理実行開始直前のプログラムの実行が開始され
る。

次に、第２図および第３図を用いて出力ポート１１００
について説明する。第２図は第１図の出力ポート１１０
０の内部構造を示す構成図であり、第３図は主要部のタ
イミングチャートである。

第２図で比較データレジスタ１１１１〜１１１４（図中
では比較データレジスタＡ−Ｄと示されている。）は第
１図のＦＲＣ１０００のカウントデータと比較するディ
ジタルデータを格納するレジスタであり、比較データ選
択回路１１２０は比較データレジスタ１１１１〜１１工
４のいずれか１つのレジスタを選択し、選択したレジス
タに格納されているディジタルデータを比較回路１１３
０に供給する。比較回路１１３０は比較データ選択回路
１１２０から供給されるディジタルデータとローカルバ
ス１４００を介して第１図のＦＲＣｌｏｏｏから供給さ
れるカウントデータとを比較し、一致した場合に一致信
号をスレーブラッチ回路１１６０およびポインタ回路１
１７０に供給する。また、比較回路１１３０はコマンド
バス１３００から送られてくる命令によって比較動作を
開始し、ポインタ回路１１７０からオーバーフロー信号
が供給されるまで比較動作を行う。アドレスデコーダ１
１１０（図中ではアドレスデコーダＣと示されている。

）はコマンドバス１３００から送られてくる命令に従い
、データバス１２００を介して比較データレジスタ１１
１１〜１１１４にディジタルデータを格納する際にアド
レスを選択する。

マスターラッチ１１４１〜１１４４（図中ではマスター
ラッチＡ−Ｄと示されている。）は出力データを格納す
るラッチであり、マスターラッチ選択回路１１５０はマ
スターラッチ１１４１〜１１４４のいずれか１つのマス
ターラッチを選択し、選択したマスターラッチに格納さ
れているディジタルデータをスレーブラッチ回路１１６
０に供給する。また、アドレスデコーダ１１４０（図中
ではアドレスデコーダＤと示されている。）はコマンド
バス１３００から送られてくる命令に従い、データバス
１２００を介してマスターラッチ１１４１〜１１４４に
ディジタルデータを格納する際にアドレスを選択する。

ポインタ回路工１７０は比較回路１１３０の一致信号に
基づいて巡回カウント動作を行い、カウントデータを比
較データ選択回路１１２０およびマスターラッチ選択回
路１１５０に供給する。また、ポインタ回路１１７０は
カウント動作が一巡するとオーバーフロー信号を比較回
路１１３０及び割り込み要求信号発生回路１１８０に供
給する。割り込み要求信号発生回路１１８０はポインタ
回路１１７０から供給されるオーバーフロー信号によっ
て割り込み要求フラグをセットし、信号線５０を介して
割り込み要求信号を第１図の割り込み制御回路１５００
に供給する。割り込み制御回路１５００は割り込み処理
の要求を受は付けると割り込み要求信号発生回路１１８
ｏに信号線５１を介して割り込み受理信号を供給し、こ
の信号によって割り込み要求フラグはリセットされる。

以上のように構成された出力ポート１１００について、
その動作について説明する。

比較データレジスタ１１１１〜１１１４にはプログラム
により任意のディジタルデータが書き込まれる。たとえ
ば、プログラムにより比較データレジスタ１１１１に比
較データが書き込まれる場合ニハ、まずコマンドバス１
３００を介して送られてくる命令にしたがって、アドレ
スデコーダ１１１０は比較データレジスタ１１１１を選
択し、選択された比較データレジスタ１１１１はデータ
バス１２００を介して送られてくるディジタルデータを
格納する。同様にして比較データレジスタ１１１２〜１
１１４には任意のディジタルデータが書き込まれる。ま
た、マスターラッチ１１４１〜１１４４も同様にプログ
ラムにより任意のディジタルデータが書き込まれる。

比較データ選択回路１１２０およびマスターラッチ選択
回路１１５０はポインタ回路１１７０から供給されるカ
ウントデータに応じて比較データレジスタとマスターラ
ッチをそれぞれ選択する。

ポインタ回路１１７０のカウントデータ「０」。

ｒｌＪ、　　ｒ２Ｊ、　　ｒ３Ｊに対して、比較データ
選択回路１１２０は比較データレジスタｉ　ｔ　ｉ　ｔ
。

１１１２．１１１３．１１１４を選択し、マスターラッ
チ選択回路１１５０は、マスターラッチ１１４１、’１
１４２，１１４３．１１４４をそれぞれ選択する。

次に第３図を用いて一連の出カバターンを出力するとき
の動作について説明する。第３図でａはＦＲＣ１０００
がダウンカウンタの場合のカウントデータの時間的変化
を示したものであり、ｂはポインタ回路１１７０の出力
データを示し、Ｃは比較データ選択回路１１２０から比
較回路１１３０に供給される比較データを示し、ｄはマ
スターラッチ選択回路１１５０からスレーブラッチ回路
１１６０に供給される出力データを示し、ｅはスレーブ
ラッチ回路１１６０から出力するデータを示し、ｆは比
較回路１１３０から出力される一致信号を示し、ｇは割
り込み要求信号発生回路１１８０の割り込み要求フラグ
の状態を示し、ｈは割り込み制御回路１５００から割り
込み要求信号発生回路１１８０に供給される割り込み受
理信号を示している。

ＦＲＣｌｏｏＯがダウンカウンタであり、時刻ｔｏの初
期状態では比較データレジスタ１１１１゜１１１２．１
１１３．１１１４にはそれぞれ比較データＮＡ、ＮＢ、
ＮＣ，ＮＤ（ＮＡ＞ＮＢ＞ＮＣ＞ＮＤ）が格納されてお
り、マスターラッチ１１４１，１１４２．１１４３．１
１４４にはそれぞれ出力データＤＡ、　　ＤＢ、　　Ｄ
Ｃ，ＤＤが格納されており、ポインタ回路１１７０のカ
ウントデータは「０」であるとする。このとき、比較デ
ータ選択手段１１２０は比較データレジスタ１１１１を
選択し、このレジスタに格納されているディジタルデー
タＮＡを比較回路１１３０に送出し、マスターラッチ選
択回路１１５０はマスターラッチ１１４１を選択し、こ
のラッチに格納されているディジタルデータＤＡをスレ
ーブラッチ回路１１６０に送出している。

コマンドバス１３００から比較動作を開始する命令が送
られてくると、比較回路１１３０は比較データ選択回路
１１２０から供給されているディジタルデータＮＡとロ
ーカルバス１４００を介して送られてくる第１図に示し
たＦＲＣＬＯＯＯのカウントデータとを比較し、第３図
の時刻ｔ１でＦＲＣｌｏｏｏのカウントデータがＮＡに
等しくなると第３図ｆに示される一致信号をスレーブラ
ッチ回路１１６０およびポインタ回路１１７０に送出す
る。スレーブラッチ回路１１６０は第３図ｅに示−され
るように比較回路１１３０から送出される一致信号のリ
ーディングエツジでマスターラッチ１１４１に格納され
ているディジタルデータＤＡをラッチし、また第３図す
に示されるようにポインタ回路１１７０は一致信号によ
りカウントデータを「０」から「１」にカウントアツプ
する。ポインタ回路１１７０のカウントデータが「１」
になることによって、第３図ｃ、　　ｄに示すように比
較回路１１３０には比較データ選択回路１１２０から比
較データＮＢが供給され、スレーブラッチ回路１１６０
にはマスターラッチ選択回路１１５０から出力データＤ
Ｂが供給される。

以後、同様にしてＦＲＣｌｏｏＯのカウントデータと比
較データ選択回路１１２０が選択する比較データとの比
較が行われ、時刻ｔ２．ｔ３．ｔ４ではＦＲＣｌｏｏＯ
のカウントデータと比較データとが一致するため、比較
回路１１３０から一致信号が送出される。そして、比較
回路１１３０から一致信号が送出されるたびにスレーブ
ラッチ回路１１６０はマスターラッチ選択回路１１５０
で選択されたマスターラッチに格納されたディジタルデ
ータをラッチし、ポインタ回路１１７０はカウント動作
を行う。

時刻ｔ４ではポインタ回路１１７０はカウント値が「３
」から「０」になり一巡するので、オーバーフロー信号
を比較回路１１３０および割り込み要求信号発生回路１
１８０に送出する。比較回路１１３０はこのオーバーフ
ロー信号によって比較動作を停止し、コマンドバス１３
００から比較動作開始命令が送られてくるまで一致信号
を送出しない。また第３図ｇに示すように、割り込み要
求信号発生回路１１８０はオーバーフロー信号によって
割り込み要求フラグをセットし、信号線５０を介して割
り込み要求信号を第１図の割り込み制御回路１５００に
送出する。時刻ｔ５では第３図りに示すように割り込み
制御回路１５００は割り込み要求を受は付けると、割り
込み受理信号を信号線５１を介して割り込み信号発生回
路１１８０に供給する。割り込み信号発生回路１１８０
は割り込み受理信号によって第３図ｇに示すように、割
り込み要求フラグをリセットする。

ＰＬＡ３００には、あらかじめ割り込み処理のプログラ
ムとして、比較データレジスタ１１１１〜１１１４およ
びマスターラッチ１１４１〜１１４４のデータを変更し
た後、比較回路１１３０に対する比較動作を再開させる
プログラムが格納されている。したがって、割り込み処
理が開始されると、時刻ｔ６までに比較データレジスタ
１１１１〜１１１４にそれぞれ比較データＮＡ’、ＮＢ
’、ＮＣ“。

ＮＤ’　（ＮＡ’＞ＮＢ’＞ＮＣ”＞ＮＤ”）が格納さ
れ、マスターラッチ１１４１〜１１４４にはそれぞれ出
力データＤＡ’、　　ＤＢ’、　　ＤＣ’、　　ＤＤ’
が順次格納される。比較データレジスタ１１１１〜１１
１４およびマスターラッチ１１４１〜１１４４のデータ
の変更が終了した後、コマンドバス１３００を介して比
較回路１１３０に対し比較動作を再開させる命令が供給
され、以後ｔ　ｌ−ｔ　Ｅｉの場合と同様の動作が繰り
返される。

したがって、ある時刻でのＦＲＣｌｏｏＯのカウントデ
ータに対し任意のカウント後のデータを比較データレジ
スタ１１１１〜１１１４に格納し、比較データレジスタ
１１１１〜１１１４に対応するマスターラッチ１１４１
〜１１４４に任意のデータを格納することにより、一連
の出カバターンを有する信号をスレーブラッチ回路１１
６０から出力することができる。

このように、マスターラッチ１１４１〜１１４４からス
レイブラッチ回路１１６０へのデータの転送が比較デー
タレジスタ１１１１〜１１１４とＦＲＣｌｏｏＯのカウ
ントデータを比較する比較回路１１３０の一致検出信号
によって自動的に行われるように構成することにより、
非同期で入力される外部信号のエツジを検出してから、
あらかしめ決められた時間後に出力ボート１１００から
任意の信号パターンの信号を送出させる場合にはタイム
ベースエラーを最小限に押さえることができる。

即ち、第１図に示した実施例において外部信号入力端子
２０〜２７のいずれかに印加される入力信号のエツジが
到来すると、その直後にＩＣＲ９００内 ０００のカウントデータをＩＣＲ９００内の特定のレジ
スタに格納するので、入力信号の正確な到来時点はソフ
トウェアによって確認することが可能であり、出力ボー
ト１１００から一連の信号パターンを宵する出力信号を
送出し始める目標時点までの時間差データをデータバス
１２００に送出して比較データレジスタ１１１１に格納
し、また引き続き送出する出力信号のそれぞれの時間間
隔に対応した時間差データをデータバス１２００を介し
て比較データレジスタ１１１２〜１１１４に格納し、比
較データレジスタに格納した設定時間ごとに出力したい
データをデータバス１２００を介してマスターラッチ１
１４１〜１１４４に格納すれば、出力ポート１１００か
らはタイムベースエラーの少ない一連の信号パターンを
宵する出力信号が得られる。

さらに、ポインタ回路１１７０のオーバーフロー信号に
よって、割り込み要求信号発生回路１１８０から割り込
み要求信号が割り込み制御１５００に送出され、割り込
み処理が実行される。このため、あらかじめ割り込み処
理のプログラムとして、比較データレジスタ１１１１〜
１１１４およびマスターラッチ１１４１〜１１４４のデ
ータを変更した後、比較回路１１３０に対する比較動作
を再開させるプログラムをＰＬＡ３００に格納すること
により、特定の信号パターンを出力後、次の出力信号の
信号パターンを出力開始時刻に遅れることなく設定する
ことができる。

以上のように本発明のマイクロプロセッサは、巡回カウ
ント動作を行うフリーランニングカウンタ（ＦＲＣｌｏ
ｏＯ）と、２種類以上のディジタルデータを格納する比
較データ格納手段（比較データレジスタ１１１１〜１１
１４）と、比較データ格納手段のいずれか１つを選択す
る比較データ選択手段（比較データ選択回路１１２０）
と、フリーランニングカウンタのカウントデータと比較
データ格納手段のデータとを比較し、一致した場合に一
致信号を出力する比較手段（比較回路１１３０）き、一
致信号に基づいて巡回カウント動作を行い、カウントが
一巡した場合に一巡信号を出力するポインタ（ポインタ
回路１１７０）と、一巡信号に基づいて、割り込み処理
を開始するための割り込み要求信号を発生する割り込み
要求手段（割り込み要求信号発生回路１１８０）と、比
較データ格納手段と同数のディジタルデータを格納する
マスターラッチ部（マスターラッチ１１４１〜１１４４
）と、マスターラッチ部のいずれか１つを選択するマス
ターラッチ選択手段（マスターラッチ選択回路１１５０
）と、マスターラッチ部のデータを一致信号に基づいて
取り込むスレーブラッチ部（スレーブラッチ回路１１６
０）とからなる出力ポート（出力ポート１１００）を設
けたものである。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例において出力ポートの比較データレジスタ
およびマスターラッチはそれぞれ４本ずつの構成になっ
ているが、出力ポートから出力する信号のパターンの複
雑さに応じて２本以上いくつ設けた場合でもまったく同
様な効果が得られる。

発明の効果 以上のように本発明は、外部信号入力端子のいずれかに
印加される入力信号のエツジが到来すると、その直後に
インプットキャプチャレジスタがその時点のタイミング
情報としてフリーランニングカウンタのカウントデータ
をインプットキャプチャレジスタ内の特定のレジスタに
格納するので、入力信号の正確な到来時点はソフトウェ
アによって確認することが可能であり、出力ポートから
一連の信号パターンを有する出力信号を送出し始める目
標時点までの時間差データをデータバスに送出して比較
データレジスタに格納し、比較データレジスタに格納し
た設定時間ごとに出力したいデータをデータバスを介し
てマスターラッチに格納すれば、出力ポートからはタイ
ムベースエラーの少ない一連の信号パターンを出力する
ことができるマイクロプロセッサを得ることができ、そ
の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すブロック図、第２図は出力ポート部の具体
的な構成例を示すブロック図、第３図は第２図の主要部
のタイミングチャートである。 １００・・・タイミングジェネレータ、２００・・・プ
ログラムカウンタ、　　３ｏｏ・・・ＰＬＡ。 ４００・・・ＡＬＵ、　　　　５００・・・ＲＯＭ１　
　７００・・・ＲＡＭ、　　　　９００・・・ＩＣＲ１
１０００・・・Ｆ　ＲＣ。 １１００・・・出力ボート、　　１５００・・・割り込
み制御回路、　　’１１１１〜１１１４・・・比較デー
タレジスタ、　　１１３０・・・比較回路、　　１１４
１〜１１４４・・・マスターラッチ、　　１１６０・・
・スレーブラッチ、　　１１７０・・・ポインタ回路、
　　１１８０・・・割り込み要求信号発生回路。

Claims (2)

【特許請求の範囲】
1. （１）巡回カウント動作を行うフリーランニングカウン
   タと、 ２種類以上のディジタルデータを格納する比較データ格
   納手段と、 前記比較データ格納手段のいずれか１つを選択する比較
   データ選択手段と、 前記フリーランニングカウンタのカウントデータと前記
   比較データ格納手段のデータとを比較し、一致した場合
   に一致信号を出力する比較手段と、前記一致信号に基づ
   いて巡回カウント動作を行い、カウントが一巡した場合
   に一巡信号を出力するポインタと、 前記一巡信号に基づいて、割り込み処理を開始するため
   の割り込み要求信号を発生する割り込み要求手段と、 前記比較データ格納手段と同数のディジタルデータを格
   納するマスターラッチ部と、 前記マスターラッチ部のいずれか１つを選択するマスタ
   ーラッチ選択手段と、 前記マスターラッチ部のデータを前記一致信号に基づい
   て取り込むスレーブラッチ部とからなる出力ポートを備
   えたマイクロプロセッサ。
2. （２）比較データ選択手段及びマスターラッチ選択手段
   は、ポインタのカウントデータの出力信号に基づいて選
   択を変更する請求項１記載のマイクロプロセッサ。