JPH0713818B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、出力
ポートを介して出力される信号のタイムベースエラーの
少ないマイクロプロセッサを提供するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段とを備えていることに特
徴づけられる。また、その代表的な構成が特公昭58−33
584号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする課題 しかしながら、上記文献１に示されるようなノイマン方
式のマイクロプロセッサは、予め定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みや、それに基づくデータの処理のサイクルが長
くなり、その結果、事象が発生してからマイクロプロセ
ッサから出力信号が送出されるまでの時間のばらつき、
すなわち、タイムベースエラーがかなり大きくなるとい
う問題を有している。このような問題に対して、従来は
割り込みという手段が用いられてきたが、割り込み要求
があってもその時点で実行している命令を処理してしま
わないと割り込み処理に移行できないため、マイクロプ
ロセッサが割り込みを受け付けてから、実際に割り込み
サービスルーチンを開始するまでの時間そのものにタイ
ムベースエラー発生してしまうという問題点を有してい
た。

本発明は上記従来の問題点を解決するもので、一連の信
号パターンをタイムベースエラーを少なく出力すること
ができる出力ポートを持ったマイクロプロセッサを提供
することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のマイクロプロセッサ
は、特定のクロック信号に基づいて巡回カウント動作を
行うフリーランニングカウンタと、少なくとも２種類以
上のディジタルデータを格納する比較データ格納手段
と、選択指令信号に従って、前記比較データ格納手段の
データのいずれか１つを選択する比較データ選択手段
と、前記フリーランニングカウンタのカウントデータの
前記比較データ選択手段で選択された前記比較データ格
納手段のデータとを比較し、一致した場合に一致信号を
出力する比較手段と、前記比較手段から出力される一致
信号に基づいて、通常は初期状態のデータからの巡回カ
ウント動作を行い、また、データが設定された場合に
は、そのデータからの巡回カウント動作を行い、このカ
ウントデータを前記選択指令信号として出力するポイン
タと、前記比較データ格納手段と同数のディジタルデー
タを格納するマスターラッチ部と、前記選択指令信号に
従って、前記マスターラッチ部のデータのいずれか１つ
を選択するマスターラッチ選択手段と、前記マスターラ
ッチ部のデータを前記比較手段から出力される一致信号
に基づいて取り込むスレーブラッチ部からなる出力ポー
トとを備えている。

作用 本発明は上記した構成により、出力ポートを介して出力
される信号のタイムベースエラーが少ないマイクロプロ
セッサを得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明のマイクロプロセッサのブロック図を
示すものである。

第１図において、TMGR100は外部クロック入力端子10に
供給されるクロック信号をもとに命令の実行タイミング
信号を発生するタイミングジェネレータであり、その出
力信号はPC200,ICR900及びFRC1000に供給されている。P
LA300はプログラマブルロジックアレイであり、順次実
行される命令群からなるプログラムが格納されている。
PC200はプログラムカウンタであり、TMGR100の出力信号
に基づいてPLA300に格納された特定の命令を選択する。
FRC1000はフリーランニングカウンタであり、TMGR100の
出力信号をクロック信号として巡回カウント動作を行
う。FRC1000のカウントデータはローカルバス1400を介
してICR900及び出力ポート1100に供給される。ICR900は
インプットキャプチャレジスタ回路であり、外部信号入
力端子20〜27に印加される入力信号のエッジが到来した
ときに、その時点のFRC1000のカウントデータをICR900
内の特定のレジスタに格納する（同時に複数の入力信号
のエッジが到来したときには、複数のレジスタにFRC100
0のカウントデータが格納される。）とともに、不図示
の入力信号受け付けフラグをセットする機能を有してい
る。PLA300から送出される命令は、コマンドバス1300を
介してALU400,アドレスデコーダ600（図中ではアドレス
デコーダＡと示されている。），アドレスデコーダ800
（図中ではアドレスデコーダＢと示されている。）,ICR
900及び出力ポート1100に供給される。また、データバ
ス1200はALU400,ROM500,RAM700,ICR900及び出力ポート1
100に接続されている。ALU400はディジタルデータの算
術および論理演算を実行する演算器である。ROM500は予
め格納されているディシタルデータをデータバス1200に
送出する読み出し専用メモリである。RAM700はデータバ
ス1200を介してディジタルデータの読み書きを行うラン
ダムアクセスメモリである。出力ポート1100はプログラ
ムによって変えられる一連の信号パターンを信号出力端
子30〜37から出力する。アドレスデコーダ600はROM500
のアドレスを選択し、アドレスデコーダ800はRAM700の
アドレスを選択する。

以上のように構成された本実施例のマイクロプロセッサ
について、以下その動作について第１図〜第５図を用い
て説明する。

TMGR100は外部クロック入力端子10に供給されるクロッ
ク信号をもとに命令の実行タイミング信号を発生し、こ
の信号をPC200,ICR900及びFRC1000に供給する。PC200は
TMGR100の出力信号に基づいてPLA300に格納された命令
群の中から特定の命令を選択し、PLA300はPC200によっ
て選択された命令をコマンドバス1300に送出する。ALU4
00はコマンドバス1300から送られてくる命令にしたがっ
て、データバス1200を介して送られてくるディジタルデ
ータの算術および論理演算を実行し、その結果をデータ
バス1200に送出する。アドレスデコーダ600はコマンド
バス1300を介して送られてくる命令に基づいて特定のア
ドレスを選択し、ROM500はアドレスデコーダ600によっ
て選択されたアドレスに対応する格納手段に格納された
ディジタルデータをデータバス1200に送出する。アドレ
スデコーダ800はコマンドバス1300を介して送られてく
る命令に基づいて特定のアドレスを選択し、RAM700はア
ドレスデコーダ800によって選択されたアドレスに対応
する格納手段に対し、データバス1200から送られてくる
ディジタルデータを格納あるいは既に格納されたディジ
タルデータをデータバス1200に送出する。

次に第２図〜第５図を用いて出力ポート1100について説
明する。

第２図は第１図の出力ポート1100の内部構造を示すブロ
ック図であり、第３図，第４図及び第５図は主要部のタ
イミングチャートである。

第２図において、比較データレジスタ1111〜1114（図中
では比較データレジスタA,B,C,Dと示されている。）
は、第１図のFRC1000のカウントデータと比較するディ
ジタルデータを格納するレジスタであり、比較データ選
択回路1120は比較データレジスタ1111〜1114のいずれか
１つのレジスタを選択し、選択したレジスタに格納され
ているディジタルデータを比較回路1130に供給する。比
較回路1130は比較データ選択回路1120から供給されるデ
ィジタルデータとローカルバス1400を介して第１図のFR
C1000から供給されるカウントデータとを比較し、一致
した場合に一致信号をスレーブラッチ回路1160及びポイ
ンタ回路1170に供給する。また、アドレスデコーダ1110
（図中ではアドレスデコーダＣと示されている。）はコ
マンドバス1300から送られてくる命令にしたがい、デー
タバス1200を介して比較データレジスタ1111〜1114にデ
ィジタルデータを格納する際にアドレスを選択する。

マスターラッチ1141〜1144（図中ではマスターラッチA,
B,C,Dと示されている。）は出力データを格納するラッ
チであり、マスターラッチ選択回路1150はマスターラッ
チ1141〜1144のいずれか１つのマスターラッチを選択
し、選択したマスターラッチに格納されているディジタ
ルデータをスレーブラッチ回路1160に供給する。また、
アドレスデコーダ1140（図中ではアドレスデコーダＤと
示されている。）はコマンドバス1300から送られてくる
命令にしたがい、データバス1200を介してマスターラッ
チ1141〜1144にディジタルデータを格納する際にアドレ
スを選択する。ポインタ回路1170はコマンドバス1300か
ら送られてくる命令にしたがい、データバス1200を介し
て送られてくるディジタルデータを格納する。また、ポ
インタ回路1170は比較回路1130の一致信号に基づいて格
納されているディジタルデータの巡回カウント動作を行
ない、そのカウントデータを比較データ選択回路1120及
びマスターラッチ選択回路1150に供給する。

以上のように構成された出力ポート1100について、その
動作について説明する。

比較データレジスタ1111〜1114にはプログラムにより任
意のディジタルデータが書き込まれる。たとえば、プロ
グラムにより比較データレジスタ1111に比較データが書
き込まれる場合には、まずコマンドバス1300を介して送
られてくる命令にしたがって、アドレスデコーダ1110は
比較データレジスタ1111を選択し、選択された比較デー
タレジスタ1111はデータバス1200を介して送られてくる
ディジタルデータを格納する。同様にして比較データレ
ジスタ1112〜1114には任意のディジタルデータが書き込
まれる。また、マスターラッチ1141〜1144も同様にプロ
グラムにより任意のディジタルデータが書き込まれる。

比較データ選択回路1120及びマスターラッチ選択回路11
50は、ポインタ回路1170から供給されるカウントデータ
に応じて比較データレジスタ1112〜1114とマスターラッ
チ1141〜1144をそれぞれ選択する。

ポインタ回路1170は０〜３までのカウントを巡回的に行
い、このポインタ回路1170のカウントデータ‘0',‘1',
‘2',‘3'に対して、比較データ選択回路1120は、比較
データレジスタ1111,1112,1113,1114を選択し、マスタ
ーラッチ選択回路1150は、マスターラッチ1141,1142,11
43,1144をそれぞれ選択する。

次に第３図を用いて一連の出力パターンを出力するとき
の動作について説明する。

第３図において、ａはFRC1000のカウントデータの時間
的変化を示したものであり、ｂはポインタ回路1170の出
力データを示し、ｃは比較データ選択回路1120から比較
回路1130に供給される比較データを示し、ｄはマスター
ラッチ選択回路1150からスレーブラッチ回路1160に供給
される出力データを示し、ｅはスレーブラッチ回路1160
から出力するデータを示し、ｆは比較回路1130から出力
される一致信号を示している（ａ〜ｆの信号は第２図中
において同じ記号で記入された部分の信号であり、第４
図及び第５図のａ〜ｆの信号も同様に同じ部分の信号を
示す。） FRC1000がダウンカウンタであり、比較データレジスタ1
111〜1114にはそれぞれ比較データＮA,NB,NC,ND（ＮA＞
ＮB＞ＮC＞ＮD）が格納されており、マスターラッチ114
1〜1144にはそれぞれ出力データＤA,DB,DC,DDが格納さ
れているとする。初期状態でのポインタ回路1170のカウ
ントデータを‘0'とすると、比較データ選択手段1120は
比較データレジスタ1111を選択し、このレジスタに格納
されているディジタルデータＮAを比較回路1130に送出
し、マスターラッチ選択回路1150はマスターラッチ1141
を選択し、このラッチに格納されているディジタルデー
タＤAをスレーブラッチ回路1160に送出している。

比較回路1130は比較データ選択回路1120から供給されて
いるディジタルデータＮAとローカルバス1400を介して
送られてくる第１図に示したFRC1000のカウントデータ
とを比較し、第３図の時刻t1でFRC1000のカウントデー
タがＮAに等しくなると、第３図ｆに示される一致信号
をスレーブラッチ回路1160及びポインタ回路1170に送出
する。スレーブラッチ回路1160は第３図ｅに示されるよ
うに比較回路1130から送出される一致信号の上がりエッ
ジでマスターラッチ1141に格納されているディジタルデ
ータＤAをラッチし、また、第３図ｂに示されるように
ポインタ回路1170は一致信号によりカウントデータを
‘0'から‘1'にカウントアップする。ポインタのカウン
トデータが‘1'になることによって、第３図c,dに示す
ように比較回路1130には比較データ選択回路1120から比
較データＮBが供給され、スレーブラッチ回路1160には
マスターラッチ選択回路1150から出力データＤBが供給
される。

以後、同様にしてFRC1000のカウントデータと比較デー
タ選択回路1120が選択する比較データとの比較が行わ
れ、時刻t2,t3,t4ではFRC1000のカウントデータと比較
データとが一致するため、比較回路1130から一致信号が
送出される。そして、比較回路1130から一致信号が送出
されるたびにスレーブラッチ回路1160はマスターラッチ
選択回路で選択されたマスターラッチに格納されたディ
ジタルデータをラッチし、ポインタ回路1170はカウント
動作を行う。

したがって、ある時刻でのFRC1000のカウントデータに
対し任意のカウント後のデータを比較データレジスタ11
11〜1114に格納し、比較データレジスタ1111〜1114に対
応するマスターラッチ1141〜1144に任意のデータを格納
することにより、一連の出力パターンを有する信号をス
レーブラッチ回路1160から出力することができる。

次に、第４図を用いてスレーブラッチ回路1160から出力
する信号パターンの変更を行う場合の動作について説明
する。

ある信号パターンの出力途中で信号パターンの変更を行
なう場合には、マスターラッチ1141〜1144及び比較デー
タレジスタ1111〜1114のデータを書き換えた後、ポイン
タ回路1170の初期化を行なう。第４図ではポインタ回路
1170のカウントデータが‘2'のときに信号パターンの変
更を行った場合の動作を示している。

時刻t6〜t7の期間にマスターラッチ1141〜1144のデータ
をＤA′,DB′,DC′,DD′に、比較データレジスタ1111〜
1114のデータをＮA′,NB′,NC′,ND′（ＮA′＞ＮB′＞
ＮC′＞ＮD′）にそれぞれ書き換えが完了し、時刻t8で
データバス1200を介して送られてくるデータ‘0'がポイ
ンタ回路1170に格納されることにより、ポインタ回路11
70の初期化が行われる。ポインタ回路1170の初期化によ
って、第４図c,dに示されるように比較データはＮA′、
マスターラッチ選択回路1150からスレーブラッチに供給
されるデータはＤA′に変更される。以後、変更した比
較データ及び出力データに基づいて、新たな一連の出力
パターンを有する信号をスレーブラッチ回路1160から出
力する。

このように信号パターンの変更を行う場合にポインタ回
路1170の初期化を行うことによって、ポインタ回路1170
のカウント状態に関係なく新たな信号パターンを正しい
順序で出力することができる。なお、ポインタ回路1170
のカウント状態が‘2'以外のいかなる状態でも同様に出
力信号のパターンを変更することができる。

次に、第５図を用いて、設定された信号パターンの一部
のデータを出力させない場合の動作について説明する。

既に設定した信号パターンを一部のデータ出力を中止す
る場合には、出力を中止したいデータがスレーブラッチ
回路1160にラッチされる前に、出力を中止したいデータ
の次のデータに対応するカウントデータをポインタに設
定する。第５図では一連のパターンが出力された後、一
時的にポインタのカウントデータ‘0'と‘1'に対応する
データＤAとＤBの出力を中止し、カウントデータ‘2'と
‘3'に対応するデータＤCとＤDの出力のみ行なう場合の
動作を示している。

時刻t9でデータバス1200を介して送られてくるデータ
‘2'がポインタ回路1170に格納される。ポインタ回路11
70のデータが‘2'になることによって、第５図c,dに示
されるように比較データはNc、マスターラッチ選択回路
1150からスレーブラッチに供給されるデータはDcにな
る。以後、時刻t10、t11ではFRC1000のカウントデータ
と比較データとが一致するため、第５図のｆに示される
ように比較回路1130から一致信号が送出され、スレーブ
ラッチ回路1160にはマスタラッチ選択回路1150で選択さ
れたディジタルデータがラッチされる。

このようにポインタ回路1170のデータを書き換えること
によって、設定した信号パターンの一部のデータ出力を
一時的に中止することができる。

なお、第５図の例では、ポインタのカウントデータの
‘0'と‘1'に対応するデータの出力を中止したが、ポイ
ンタ回路1170のデータを書き換えることによって、いず
れのデータについてもデータの出力を中止することが可
能である。

このように、マスターラッチ1141〜1144からスレイブラ
ッチ回路1160へのデータの転送が、比較データレジスタ
1111〜1114とFRC1000のカウントデータとを比較する比
較回路1300の一致検出信号によって自動的に行われるよ
うに構成することにより、非同期で入力される外部信号
のエッジを検出してから、予め決められた時間後に出力
ポート1100から任意の信号パターンの信号を送出させる
場合にはタイムベースエラーを最小限に押さえることが
できる。

以上のように本発明は、特定のクロック信号に基づいて
巡回カウント動作を行うフリーランニングカウンタ（FR
C1000）と、少なくとも２種類以上のディジタルデータ
を格納する比較データ格納手段（比較データレジスタ11
11〜1114）と、選択指令信号に従って、前記比較データ
格納手段のいずれか１つを選択する比較データ選択手段
（比較データ選択回路1120）と、前記フリーランニング
カウンタのカウントデータと前記比較データ選択手段で
選択された前記比較データ格納手段のデータとを比較
し、一致した場合に一致信号を出力する比較手段（比較
回路1130）と、前記比較手段から出力される一致信号に
基づいて、通常は初期状態のデータからの巡回カウント
動作を行い、また、データが設定された場合には、その
データからの巡回カウント動作を行い、いずれの場合に
もカウントデータを前記選択指令信号として出力するポ
インタ（ポインタ回路1170）と、前記比較データ格納手
段と同数のディジタルデータを格納するマスターラッチ
部（マスターラッチ1141〜1144）と、前記選択指令信号
に従って、前記マスターラッチ部のいずれか１つを選択
するマスターラッチ選択手段（マスターラッチ選択回路
1150）と、前記マスターラッチ部のデータを前記比較手
段から出力される一致信号に基づいて取り込むスレーブ
ラッチ部（スレーブラッチ回路1160）からなる出力ポー
ト（出力ポート1100）を設けたものである。

したがって、第１図および第２図に示したマイクロプロ
セッサではタイムベースエラーの少ない一連の信号パタ
ーン出力を容易に得ることができる。

なお、実施例において出力ポートの比較データレジスタ
及びマスターラッチはそれぞれ４本ずつの構成になって
いるが、出力ポートから出力する信号のパターンの複雑
さに応じて２本以上いくつ設けた場合でもまったく同様
な効果が得られる。

発明の効果 以上のように本発明は、外部信号入力端子のいずれかに
印加される入力信号のエッジが到来すると、その直後に
インプットキャプチャレジスタがその時点のタイミング
情報としてフリーランニングカウンタのカウントデータ
をインプットキャプチャレジスタ内の特定のレジスタに
格納するので、入力信号の正確な到来時点はソフトウェ
アによって確認することが可能であり、出力ポートから
一連の信号パターンを有する出力信号を送出し始める目
標時点までの時間差データを、データバスに送出して比
較データレジスタに格納し、比較データレジスタに格納
した設定時間ごとに出力したいデータを、データバスを
介してマスターラッチに格納すれば、出力ポートからは
タイムベースエラーの少ない一連の信号パターンを出力
することができるマイクロプロセッサを得ることがで
き、その効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック図、第２図は同実施例における出力ポート部
の具体的な構成例を示すブロック図、第３図，第４図及
び第５図は第２図の主要部のタイミングチャートであ
る。 100……タイミングジェネレータ、200……プログラムカ
ウンタ、300……PLA、400……ALU、500……ROM、700…
…RAM、900……ICR、1000……FRC、1100……出力ポー
ト、1111〜1114……比較データレジスタ、1130……比較
回路、1141〜1144……マスターラッチ、1160……スレー
ブラッチ、1170……ポインタ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】特定のクロック信号に基づいて巡回カウン
   ト動作を行うフリーランニングカウンタと、 少なくとも２種類以上のディジタルデータを格納する比
   較データ格納手段と、 選択指令信号に従って、前記比較データ格納手段のデー
   タのいずれか１つを選択する比較データ選択手段と、 前記フリーランニングカウンタのカウントデータと前記
   比較データ選択手段で選択された前記比較データ格納手
   段のデータとを比較し、一致した場合に一致信号を出力
   する比較手段と、 前記比較手段から出力される一致信号に基づいて、通常
   は初期状態のデータからの巡回カウント動作を行い、ま
   た、データが設定された場合には、そのデータからの巡
   回カウント動作を行い、いずれの場合にもカウントデー
   タを前記選択指令信号として出力するポインタと、 前記比較データ格納手段と同数のディジタルデータを格
   納するマスターラッチ部と、 前記選択指令信号に従って、前記マスターラッチ部のデ
   ータのいずれか１つを選択するマスターラッチ選択手段
   と、 前記マスターラッチ部のデータを前記比較手段から出力
   される一致信号に基づいて取り込むスレーブラッチ部か
   らなる出力ポートをを備えたことを特徴とするマイクロ
   プロセッサ。