JPH04162159A - ライトバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサシステムに係り、特にキ
ャッシュシステムにおける外部バスとのインタフェース
に好適なライトバッファに関する。

［従来の技術］ ＲＩ　Ｓ　Ｃ（ｒｅｄｕｃｅｄ　　Ｉｎ５ｔｒｕｃｔｌ
ｏｎ　Ｓｅｔ　ｃｏｍｐｕｔｅｒ）プロセッサに代表さ
れる高速なキャッシュメモリを使用したマイクロプロセ
ッサシステムでは、外部メモリやｌ１０（入出力インタ
フェース）に対するアクセスに要する時間がシステム全
体の性能に大きく影響する。

このような、外部アクセスを高速化するための技術の１
つとしてライトバッファがある。ライトバッファを用い
たシステムにおいては、リードアクセスは、基本的にデ
ータの到着まで実行が保留されるが、ライトアクセスで
は、ライトデータを出力した後はライトサイクルが完了
していなくとも次の実行を開始することが可能になる。

つまり、ライト時は、ライトデータの出力光であるメイ
ンメモリ側のアクセスタイムに無関係に書き放し制御を
行うことが可能となる。

第５図は、ライトバッファを使用したキャッンニメモリ
システムの一例を示すブロック図である。

このシステムは、ＣＰ　Ｕ　（ｃｅｎｔｒａｌ　ｐｒｏ
ｃｅｓｓｌｎｇｕｎｉｔ）５１、Ｆ　Ｐ　Ｕ　（ｆｌｏ
ａｔｌｎｇ　ｐｏｌｎｔ　ｕｎｉｔ）　５２、キャッシ
ュメモリ５３、ライトバッファ５４、及びアドレス／デ
ータバス５５．５６を有する。アドレス／データバス５
５は、ライトバッファ５４とＣＰＵ５１とを接続し、ア
ドレス／データバス５６は、ライトバッファ５４とメイ
ンメモリとを接続するバスである。この例では、ライト
時は、データをライトスル一方式によりキャッシュメモ
リ５３へ書き込むと共に、ライトバッファ５４へも書き
込み、このライトバッファ５４からメインメモリへも書
き出す。このとき、メインメモリのアクセスタイムはキ
ャッシュメモリ５３に比してかなり遅いため、ライトバ
ッファ５４からメインメモリへのデータ書き込みが完了
する前にキャッシュメモリ５３への書き込みが完了し、
その時点でＣＰＵ５１は次の動作へ入る。ライトバッフ
ァ５４からメインメモリへのデータ書き込みの完了前に
次の書き込みサイクルが発生した場合、ＣＰＵ５１側が
待たされることになるが、通常ライトバッファ５４とし
て複数個のデータバッファを内蔵しているため、ＣＰＵ
５１側が待たされることはない。但し、すべてのデータ
バッファに宵効データがある状態で書き込みサイクルが
発生した場合は、ＣＰＵ５１は待たされることになる。

第６図に４個のデータバッファを内蔵し、４段構成＜７
）　／＜ソファとしたライトバッファ５４の一例を示す
。データバッファ６１〜６４は縦続的に接続されており
、ライトバッファ５４はＣＰＵバス５５から入力される
データを順次転送し、ＦＩＦＯ（ｆｉｒｓｔ−Ｉｎ−ｆ
ｉｒｓｔ−ｏｕｔ）形式にて、外部バス５６へ出力する
。

第７図にデータバスが３２ビツトの場合のデータ転送例
を示す。ｒｌ　ＩＸＸＨＪ　　（Ｈは１６進数を意味す
る）、ｒ２２ＸＸＨＪは、データバスが１６ビツトのＩ
ｌｏに対する転送データであり、ｒＸＸＨＪは不定を意
味する。即ち、データバッファ６１．６２．８３．６４
に、夫々ｒ５５６６Ｈ」、「３３４４Ｈ」、「２２ＸＸ
Ｈ」、「１１ＸＸＩ’ｌＪが格納されている状態で、デ
ータバッファ６４の内容であるｒｌｌＸＸ［ｌＪが外部
バス５６に出力されると、データバッファ８Ｌ８２．６
３の内容は順次転送される。従って、データバッファ６
２．６３．６４の内容は夫々ｒ５５６６■」、ｒ３３４
４ＨＪ、ｒ２２ＸＸｌ（Ｊとなり、データバッファ６１
にはＣＰＵバス５５から新たに入力されたｒ７７８８■
」が格納され、今度はデータバッファ６４の内容である
「２２ＸＸＨ」が外部バス５６に出力される。

［発明が解決しようとする課題］ しかしながら、上述のような従来のライトバッファは、
単にＣＰＵバスから受は取ったデータを外部バスに出力
する機能しか有していないため、例えば、３２ビツトデ
ータを１６ビツトのデータバスを有するＩｌｏに書き込
む場合は、ＣＰＵが３２ビツトデータをあらかじめ処理
し、１６ビツトデータとして２回のライトサイクルを実
行する必要があった。このように、従来のライトバッフ
アラ用いた場合、バスサイジングがＣＰＵの負担となり
、その分だけＣＰＵによる他の処理が犠牲にされること
になる。

本発明はかかる問題点に鑑みてなされたものであって、
プロセッサ側のバスから入力されるデータを、バッファ
リングして外部バスへ出力するライトバッファ自体にバ
スサイジング機能を持たせ、前記入力されるデータを出
力すべきバスのバスサイズに応じたライトデータとして
出力するパスサイジング機能を有するライトバッファを
提供することを目的とする。

口課題を解決するための手段］ 本発明に係るライトバッファは、データを記憶する１つ
以上のデータバッファを有し、プロセッサ側のバスから
入力されるデータを前記データバッファを介して外部バ
スへ出力するライトバッファにおいて、前記データバッ
ファに記憶されるデータの書き込み先のバスサイズに対
応する情報を記憶する記憶手段と、前記各データバッフ
ァ内のデータを前記記憶手段の内容に応じたバスサイク
ルにて外部バスへ出力させるバスサイクル制御手段とを
有することを特徴とする。

［作用コ 本発明のライトバッファにおいては、ライトバソファ自
体にバスサイジング機能を持たせているので、入力され
るデータを、入力側のバスサイクルに拘らず、このデー
タが出力されるべきバスのサイズに応じたバスサイクル
として外部バスへ出力させることができる。

［実施例コ 以下、添付の図面を参照して、本発明の実施例について
説明する。

第１図は、本発明の第１の実施例に係るライトバッファ
の構成を示すブロック図である。

第１図に示すライトバッファ５４は、データバッファ１
１〜１４、ステータス信号線２０、ステータスバッファ
１５〜１８、及びバス制御部１９を具備している。この
場合、ＣＰＵバス５５及び外部バス５６は３２ビツトの
データバスであり、外部バス５６を介して接続されるメ
インメモリ及びＩｌｏは夫々３２ビツト及び１６ビツト
のデータバスを有しているものとする。ステータス信号
線２０は、ＣＰＵが出力したデータがメインメモリへの
メモリデータであるか、又はＩｌｏへのＩ１０データで
あるかを示すステータス情報Ｍ／ＩＯの信号線である。

ステータスバッファ１５〜１８は、各データバッファ１
１〜工４に格納されるデータに対するステータスを保持
する。バス制御部１９は最終段のデータバッファ１４内
のデータの外部バス５６への転送を制御する。このバス
制御部１９は、データがＩ１０データであるときには、
データバッファ１４内のデータを複数回に分けて外部バ
ス５６へ転送するパスサイジング機能を有する。

次に、第２図を参照して第１図のライトバッファ５４の
動作について説明する。先ず、第１バスサイクルにおい
ては、外部バス５６への出力部にあるデータバッファ１
４にはｒｌ１２２ＨＪなるデータが格納されており、且
つこのデータに対応するステータスバッファ１８の内容
は「１」であり、データがメモリデータであることを示
している。よって、外部バス５６へは３２ビツトデータ
としてｒｌ１２２Ｈ」が出力される。第２バスサイクル
においては、データバッファ１４には「３３４４ＨＪな
るデータが格納されるが、ステータスバッファの内容が
「０」であり、Ｉ１０データであることを示している。

そのため、バス制御部１９は、１６ビツトデータとして
ｒ３３１］Ｊなるデータのみを出力する。このとき、外
部バス５６における残り１６ビツトは不定である。第３
バスサイクルにおいては、第２バスサイクル時と同じｒ
３３４４ＨＪというデータがデータバッファエ４に格納
されており、１６ビツトデータとして「４４Ｈ」データ
を出力する。このように、バス制御部１９はデータがＩ
１０データであることを検出すると、１つの３２ビツト
データに対して２回ノハスサイクルを実行して、１６ビ
ツトバスヘノデータを出力する。

この第１の実施例は、データの種類を示すステータス情
報によってサイジングを行うので、データの種類によっ
てバスサイズが異なる場合に適する。

第３図は、本発明の第２の実施例に係るライトバッファ
の構成を示すブロック図である。

第３図において、第１図と同様の部分には同符号を付し
てその詳細な説明を省略する。この第２の実施例と第１
図に示した第１の実施例との相違は、この第２の実施例
では、ライトバッファ５４内部にあらかじめサイジング
アドレスを設定して記憶させておき、ライトデータの指
定アドレスが設定されたサイジングアドレスと一致する
とき、所定のバスサイジングを行うようにする点である
。

第３図の構成では、各データバッファ１１〜１４に対応
してこれらの各データバッファ１１〜１４に格納される
各ライトデータに対するアドレスバッファ３１〜３４が
設定されており、更にサイジングアドレス、例えば、「
０１Ｈ」を記憶するためのサイジングアドレス記憶部３
５及びアドレスバッファ工４内のアドレスデータとサイ
ジングアドレス記憶部３５内の記憶データとを比較する
ための比較器３６が設けられている。

次に、第４図を参照して第３図に示す第２の実施例に係
るライトバッファ５４の動作について説明する。先ず、
第１バスサイクルにおいては、外部バス５６への出力部
にあるデータバッファ１４にはｒｌ１２２ＨＪなるデー
タが格納されており、且つこのデータに対応するアドレ
スバッファ３１の内容はｒｓｉｕ」であり、前記サイジ
ングアドレスとは一致しない。よって、外部バス５６へ
は３２ビツトデータとして「１１２２Ｈ」が出力される
。第２バスサイクルにおいては、データバッファ１４に
はｒ３３４４ＨＪなるデータが格納されるが、アドレス
バッファ３４の内容がｒｏＩＨＪであり、前記サイジン
グアドレスと一致する。そのため、バス制御部１９は、
１６ビツトデータとしてデータ「３３Ｈ」のみを出力す
る。このとき、残り１６ビツトは不定である。第３バス
サイクルにおいては、第２バスサイクル時と同じ「３３
４４１１１Ｊというデータがデータバッファ１４に格納
されており、１６ビツトデータとしてデータ「４４ＢＪ
を出力する。このように、バス制御部１９はデータがＩ
１０データであることが検出されると、１つの３２ビツ
トデータに対して２回のバスサイクルを実行して１６ビ
ツトバスにデータを出力する。

この第２の実施例は、データの種類を示すステータス情
報ではなく、データのアドレス指定によってバスサイジ
ングを行うので、データの種類によってバスサイズが特
定できない場合にも適用できる。

これらの本発明の実施例によれば、ライトバッファ内に
バスサイジング機能を内蔵させるようにしたので、ＣＰ
Ｕの性能を犠牲にすることなく、サイズの異なるバスに
対してライトバッファ自体でパスサイジングを行うこと
が可能となる。

即ち、第８図に示すように、従来のＣＰＵによるパスサ
イジングでは、ＣＰＵバスサイクルとして２回のライト
サイクルを実行する必要があったが、本発明によれば、
第９図に示すように、ＣＰＵは１回の３２ビツトデータ
としてライトサイクルを実行するだけで、実際のパスサ
イジングはライトバッファ側が行う。そのため、ＣＰＵ
は命令フェッチ及びデータリード等の次の処理サイクル
に進むことが可能になり、ＣＰＵの性能が１サイクル分
向上する。

本発明は、これら実施例に限定されず、例えば、データ
バッファの段数を変更する等、種々変形して実施するこ
とができる。

［発明の効果］ 以上述べたように、本発明によれば、ライトバッファ内
にパスサイジング機能を内蔵させることにより、ＣＰＵ
の性能を犠牲にすることなく、サイズの異なるバスに対
してパスサイジングを行うことが可能なライトバッファ
を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るライトバッファの
概略構成を示すブロック図、第２図は同実施例の動作を
模式的に説明するための図、第３図は本発明の第２の実
施例に係るライトバッファの概略構成を示すブロック図
、第４図は同実施例の動作を模式的に説明するための図
、第５図は本発明のようなライトバッファが適用される
キャッシュシステムの構成を示すブロック図、第６図は
従来のライトバッファの一例の概略構成を示すブロック
図、第７図は第６図のライトバッファの動作を説明する
ための図、第８図は従来のライトバッファを使用した場
合のＣＰＵバスサイクルのタイミング説明図、第９図は
本発明のライトバッファを使用した場合のＣＰＵバスサ
イクルのタイミング説明図である。 １１〜工４；データバッファ、１５〜１８；ステータス
バッファ、１９；バスＭＩＩＢｍ、２０：Ｍ／ｌ０（ｆ
号線、３１〜３４；アドレスバッファ、３５；サイジン
グアドレス、３６；比較器、３０７；アドレス信号線、
５１；ＣＰＵ１５２ｉＦＰＵ１５３；キャッシュメモリ
、５４；ライトバッファ、５５；ＣＰＵバス、５６；外
部バス

Claims (1)

【特許請求の範囲】
1. （１）データを記憶する１つ以上のデータバッファを有
   し、プロセッサ側のバスから入力されるデータを前記デ
   ータバッファを介して外部バスへ出力するライトバッフ
   ァにおいて、前記データバッファに記憶されるデータの
   書き込み先のバスサイズに対応する情報を記憶する記憶
   手段と、前記各データバッファ内のデータを前記記憶手
   段の内容に応じたバスサイクルにて外部バスへ出力させ
   るバスサイクル制御手段とを有することを特徴とするラ
   イトバッファ。