JPH04162656A - 半導体集積回路装置およびその実装構造 - Google Patents
半導体集積回路装置およびその実装構造Info
- Publication number
- JPH04162656A JPH04162656A JP2287048A JP28704890A JPH04162656A JP H04162656 A JPH04162656 A JP H04162656A JP 2287048 A JP2287048 A JP 2287048A JP 28704890 A JP28704890 A JP 28704890A JP H04162656 A JPH04162656 A JP H04162656A
- Authority
- JP
- Japan
- Prior art keywords
- package
- hole
- lead
- package body
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＬＳＩパッ
ケージの高密度実装に適用して有効な技術に関するもの
である。
ケージの高密度実装に適用して有効な技術に関するもの
である。
ＬＳＩパッケージを基板に高密度に実装する方式の一つ
に、複数個のＬＳＩパッケージを基板に垂直な方向に積
み重ねて実装する多段実装方式がある。従来、Ｄ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、
ＳＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） 、Ｔ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）などを用いた種々の多段実装構造が
提案されているが、薄形化に有利なＴＡＢを用いた多段
実装構造が特に注目されている。例えば日経ＢＰ社、１
９８９年１２月１日発行の［日経マイクロデバイス」Ｐ
４８には、ＴＡＢの多段実装構造の一例として、ＳＲＡ
Ｍチップを搭載したＴＡＢを４個積層してメモリー・カ
ード用モジュールを実現したものが記載されている。
に、複数個のＬＳＩパッケージを基板に垂直な方向に積
み重ねて実装する多段実装方式がある。従来、Ｄ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、
ＳＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） 、Ｔ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）などを用いた種々の多段実装構造が
提案されているが、薄形化に有利なＴＡＢを用いた多段
実装構造が特に注目されている。例えば日経ＢＰ社、１
９８９年１２月１日発行の［日経マイクロデバイス」Ｐ
４８には、ＴＡＢの多段実装構造の一例として、ＳＲＡ
Ｍチップを搭載したＴＡＢを４個積層してメモリー・カ
ード用モジュールを実現したものが記載されている。
しかし、本発明者の検討によれば、ＴＡＢを用いた多段
実装構造には下記のような問題がある。
実装構造には下記のような問題がある。
すなわち、ＴＡＢは約３５μｍ程度の極めて薄いＣｕ箔
でリードを形成しているため、ＴＡＢを積層する工程で
リードが変形するなど、組立て工程での取り扱いに細心
の注意を必要とする煩わしさがある。また、ＴＡＢテー
プからアウターリードを打ち抜く工程が必要となるなど
、生産性の点においても問題がある。
でリードを形成しているため、ＴＡＢを積層する工程で
リードが変形するなど、組立て工程での取り扱いに細心
の注意を必要とする煩わしさがある。また、ＴＡＢテー
プからアウターリードを打ち抜く工程が必要となるなど
、生産性の点においても問題がある。
本発明は上記した問題点に着目してなされたものであり
、その目的はＬＳＩパッケージを高密度に実装する技術
を提供することにある。
、その目的はＬＳＩパッケージを高密度に実装する技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体チップを封止したパッケージ本
体、または上記パッケージ本体から外方に延在するリー
ドに貫通孔を設け、基板に立設されたリードピンを上記
貫通孔に挿入する半導体集積回路装置の実装構造である
。
体、または上記パッケージ本体から外方に延在するリー
ドに貫通孔を設け、基板に立設されたリードピンを上記
貫通孔に挿入する半導体集積回路装置の実装構造である
。
上記した手段によれば、基板に立設されたり一層ビンを
貫通孔に挿入することにより、ＬＳＩパッケージの多段
実装が可能となる。
貫通孔に挿入することにより、ＬＳＩパッケージの多段
実装が可能となる。
第１図は、本実施例のＬＳＩパッケージの部分破断平面
図、第２図は、このＬＳＩパッケージの斜視図である。
図、第２図は、このＬＳＩパッケージの斜視図である。
ＬＳＩパッケージ１は、エポキシ樹脂などの合成樹脂か
らなるパッケージ本体２内に半導体チップ３を封止した
、いわゆる樹脂封止形ＬＳＩパッケージである。上記半
導体チップ３は、接着剤などによってタブ（ダイパッド
）４上に接合されている。タブ４の周囲には、所定数の
リード５が配置されており、上記リード５と半導体チッ
プ３のポンディングパッド６とは、Ａｕ５ＣｕまたはＡ
ｌからなるワイヤ７によって電気的に接続されている。
らなるパッケージ本体２内に半導体チップ３を封止した
、いわゆる樹脂封止形ＬＳＩパッケージである。上記半
導体チップ３は、接着剤などによってタブ（ダイパッド
）４上に接合されている。タブ４の周囲には、所定数の
リード５が配置されており、上記リード５と半導体チッ
プ３のポンディングパッド６とは、Ａｕ５ＣｕまたはＡ
ｌからなるワイヤ７によって電気的に接続されている。
上記タブ４およびリード５は、４２アロイなどのＦｅ系
合金またはＣｕからなる。上記パッケージ本体２内に封
止されたり−ド５は、その一端がパッケージ本体２から
外方に延在することなく終端しており、いわゆるアウタ
ーリード部は存在しない。
合金またはＣｕからなる。上記パッケージ本体２内に封
止されたり−ド５は、その一端がパッケージ本体２から
外方に延在することなく終端しており、いわゆるアウタ
ーリード部は存在しない。
上記パッケージ本体２の周縁部には、パッケージ本体２
の上下面を貫通する多数の貫通孔８が所定の間隔をおい
て形成されている。上記貫通孔８の位置およびそれらの
間隔は、リード５の位置およびそれらの間隔と対応して
いる。すなわち、それぞれの貫通孔８は、対応するリー
ド５を貫通するように開孔されているので、貫通孔８の
内壁にはリード５の断面が露出している。
の上下面を貫通する多数の貫通孔８が所定の間隔をおい
て形成されている。上記貫通孔８の位置およびそれらの
間隔は、リード５の位置およびそれらの間隔と対応して
いる。すなわち、それぞれの貫通孔８は、対応するリー
ド５を貫通するように開孔されているので、貫通孔８の
内壁にはリード５の断面が露出している。
第３図は、上記ＬＳＩパッケージ１の実装に用いる基板
の断面図である。
の断面図である。
ガラス布基材エポキシ樹脂（ガラエボ）などの合成樹脂
からなる基板９には、その上下面を貫通する多数のスル
ーホール１０が所定の間隔をおいて形成されている。上
記スルーホール１０の内部にはＣｕなどのメツキが施さ
れている。スルーホール１０の位置およびそれらの間隔
は、前記ＬＳＩパッケージｌの貫通孔８の位置およびそ
れらの間隔と対応している。それぞれのスルーホールｌ
Ｏの内部には、基＠９の主面に対して垂直にり一層ビン
１１が挿入されている。上記リードピン１１は、例えば
４２７０イやコバールなどのＦｅ系合金からなり、半田
などによってスルーホール１０に固定されている。リー
ドピン１１の直径は、前記ＬＳＩパッケージ１０貫通孔
８の内径よりも僅かに小さい。
からなる基板９には、その上下面を貫通する多数のスル
ーホール１０が所定の間隔をおいて形成されている。上
記スルーホール１０の内部にはＣｕなどのメツキが施さ
れている。スルーホール１０の位置およびそれらの間隔
は、前記ＬＳＩパッケージｌの貫通孔８の位置およびそ
れらの間隔と対応している。それぞれのスルーホールｌ
Ｏの内部には、基＠９の主面に対して垂直にり一層ビン
１１が挿入されている。上記リードピン１１は、例えば
４２７０イやコバールなどのＦｅ系合金からなり、半田
などによってスルーホール１０に固定されている。リー
ドピン１１の直径は、前記ＬＳＩパッケージ１０貫通孔
８の内径よりも僅かに小さい。
第４図は、上記ＬＳＩパッケージｌを基板９に多段実装
してモジュールを構成した例を示している。ＬＳＩパッ
ケージｌを基板９に多段実装するには、まず第一のＬＳ
Ｉパッケージ１の貫通孔８を基板９のリードピン１１に
挿入し、貫通孔８とリードピンＩｆとを半田や接着剤な
どにより固定する。貫通孔８の内壁にはリード５の断面
が露出しているので、上記操作により基板９のリードピ
ン１１とＬＳＩパッケージ１のリード５とが電気的に接
続される。なお、貫通孔８の内壁にメツキを施しておく
ことにより、リードピン１１とり一層５の接触面積が増
加するので、接続信頼性か向上する。
してモジュールを構成した例を示している。ＬＳＩパッ
ケージｌを基板９に多段実装するには、まず第一のＬＳ
Ｉパッケージ１の貫通孔８を基板９のリードピン１１に
挿入し、貫通孔８とリードピンＩｆとを半田や接着剤な
どにより固定する。貫通孔８の内壁にはリード５の断面
が露出しているので、上記操作により基板９のリードピ
ン１１とＬＳＩパッケージ１のリード５とが電気的に接
続される。なお、貫通孔８の内壁にメツキを施しておく
ことにより、リードピン１１とり一層５の接触面積が増
加するので、接続信頼性か向上する。
次に、第二のＬＳＩパッケージ１の貫通孔８を基板９の
リードピン１１に挿入し、貫通孔８とリードピン１１と
を固定する。このとき、放熱を考慮して二つのＬＳＩパ
ッケージ１，１の間に適度の隙間を設ける。このように
して、所望の数のＬＳＩパッケージ１を順次リードピン
１１を挿入し、前述した方法で貫通孔７とリードピン１
０とを固定することにより、第４図に示す多段実装を実
現することができるので、ＬＳＩパッケージｌを基板９
に高密度に実装することができる。また、本実施例のＬ
ＳＩパッケージ１は、アウターリード部を有しないこと
により、その分、実装面積が縮小されているので、ＬＳ
Ｉパッケージ１の実装密度をさらに向上させることがで
きる。
リードピン１１に挿入し、貫通孔８とリードピン１１と
を固定する。このとき、放熱を考慮して二つのＬＳＩパ
ッケージ１，１の間に適度の隙間を設ける。このように
して、所望の数のＬＳＩパッケージ１を順次リードピン
１１を挿入し、前述した方法で貫通孔７とリードピン１
０とを固定することにより、第４図に示す多段実装を実
現することができるので、ＬＳＩパッケージｌを基板９
に高密度に実装することができる。また、本実施例のＬ
ＳＩパッケージ１は、アウターリード部を有しないこと
により、その分、実装面積が縮小されているので、ＬＳ
Ｉパッケージ１の実装密度をさらに向上させることがで
きる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
前記実施例では、パッケージ本体に貫通孔を設けたか、
例えば第５図に示すように、パッケージ本体２の外方に
リード５を延在し、そこに貫通孔８を設けてもよい。
例えば第５図に示すように、パッケージ本体２の外方に
リード５を延在し、そこに貫通孔８を設けてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
半導体チップを封止したパッケージ本体、または上記パ
ッケージ本体から外方に延在するリートに貫通孔を設け
、基板に立設されたリードピンを上記貫通孔に挿入する
ことにより、ＬＳＩパッケージの多段実装か可能となる
ので、実装密度を向上させることができる。
ッケージ本体から外方に延在するリートに貫通孔を設け
、基板に立設されたリードピンを上記貫通孔に挿入する
ことにより、ＬＳＩパッケージの多段実装か可能となる
ので、実装密度を向上させることができる。
第１図は、本発明の一実施例である半導体集積回路装置
の部分破断平面図、 第２図は、この半導体集積回路装置の斜視図、第３図は
、この半導体集積回路装置の実装に用いる基板の部分断
面図、 第４図は、この半導体集積回路装置の実装構造を示す図
、 第５図は、本発明の他の実施例である半導体集積回路装
置の部分破断平面図である。 １・・・ＬＳＩパッケージ、２・・・パッケージ本体、
３・・・半導体チップ、４・・・タブ、５・・・リード
、６・・・ポンディングパッド、７・・・ワイヤ、８・
・・貫通孔、９・・・基板、１０・・・スルーホール、
１１・・・リードピン。
の部分破断平面図、 第２図は、この半導体集積回路装置の斜視図、第３図は
、この半導体集積回路装置の実装に用いる基板の部分断
面図、 第４図は、この半導体集積回路装置の実装構造を示す図
、 第５図は、本発明の他の実施例である半導体集積回路装
置の部分破断平面図である。 １・・・ＬＳＩパッケージ、２・・・パッケージ本体、
３・・・半導体チップ、４・・・タブ、５・・・リード
、６・・・ポンディングパッド、７・・・ワイヤ、８・
・・貫通孔、９・・・基板、１０・・・スルーホール、
１１・・・リードピン。
Claims (1)
- 【特許請求の範囲】 １、半導体チップを封止したパッケージ本体、または前
記パッケージ本体から外方に延在するリードに貫通孔を
設けたことを特徴とする半導体集積回路装置。 ２、パッケージ本体に封止されたリードは、その一端が
前記パッケージ本体から外方に延在することなく終端し
ていることを特徴とする請求項１記載の半導体集積回路
装置。 ３、請求項１または２記載の半導体集積回路装置を実装
する基板にリードピンを立設し、前記リードピンを前記
貫通孔に挿入することを特徴とする半導体集積回路装置
の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287048A JPH04162656A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路装置およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287048A JPH04162656A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路装置およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162656A true JPH04162656A (ja) | 1992-06-08 |
Family
ID=17712379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287048A Pending JPH04162656A (ja) | 1990-10-26 | 1990-10-26 | 半導体集積回路装置およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020028038A (ko) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | 반도체 패키지의 적층 구조 및 그 적층 방법 |
| WO2014097525A1 (ja) * | 2012-12-19 | 2014-06-26 | 三洋電機株式会社 | 対物レンズ駆動装置、光ピックアップ装置、および対物レンズ駆動装置の製造方法 |
| EP3133643A3 (de) * | 2015-01-12 | 2017-03-29 | Micronas GmbH | Ic-gehäuse |
-
1990
- 1990-10-26 JP JP2287048A patent/JPH04162656A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020028038A (ko) * | 2000-10-06 | 2002-04-15 | 마이클 디. 오브라이언 | 반도체 패키지의 적층 구조 및 그 적층 방법 |
| WO2014097525A1 (ja) * | 2012-12-19 | 2014-06-26 | 三洋電機株式会社 | 対物レンズ駆動装置、光ピックアップ装置、および対物レンズ駆動装置の製造方法 |
| EP3133643A3 (de) * | 2015-01-12 | 2017-03-29 | Micronas GmbH | Ic-gehäuse |
| US9893005B2 (en) | 2015-01-12 | 2018-02-13 | Tdk-Micronas Gmbh | IC package |
| US10026684B2 (en) | 2015-01-12 | 2018-07-17 | Tdk-Micronas Gmbh | IC package |
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