JPH0430561A - 半導体集積回路装置およびその実装構造 - Google Patents
半導体集積回路装置およびその実装構造Info
- Publication number
- JPH0430561A JPH0430561A JP2138047A JP13804790A JPH0430561A JP H0430561 A JPH0430561 A JP H0430561A JP 2138047 A JP2138047 A JP 2138047A JP 13804790 A JP13804790 A JP 13804790A JP H0430561 A JPH0430561 A JP H0430561A
- Authority
- JP
- Japan
- Prior art keywords
- package
- lsi
- package body
- lead pin
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＬＳＩパッ
ケージの高密度実装に適用して有効な技術に関するもの
である。
ケージの高密度実装に適用して有効な技術に関するもの
である。
ＬＳＩパッケージを基板に高密度実装する方式の一つと
して、複数個のＬＳＩパッケージを基板に垂直な方向に
積層する多段実装方式が提案されている。従来、Ｄ Ｉ
Ｐ（Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、
Ｓ ＯＪ （Ｓｍａｌｌ ［Ｉｕｔｌｉｎｅ Ｐａｃｋ
ａｇｅ＞ 、Ｔ Ａ Ｂ（Ｔａｐｅ＾ｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）などを用いた種々ノ多段実装構造が
提案されているが、薄形化に有利なＴＡＢを用いた多段
実装構造が特に注目されている。例えば日経ＢＰ社、１
９８９年１２月１日発行の「日経マイクロデバイス」Ｐ
４８には、ＴＡＢを用いた多段実装構造の具体例として
、ＳＲＡＭチップを搭載したＴＡＢを４個積層してメモ
リー・カード用モジニールを構成したものが記載されて
いる。
して、複数個のＬＳＩパッケージを基板に垂直な方向に
積層する多段実装方式が提案されている。従来、Ｄ Ｉ
Ｐ（Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、
Ｓ ＯＪ （Ｓｍａｌｌ ［Ｉｕｔｌｉｎｅ Ｐａｃｋ
ａｇｅ＞ 、Ｔ Ａ Ｂ（Ｔａｐｅ＾ｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）などを用いた種々ノ多段実装構造が
提案されているが、薄形化に有利なＴＡＢを用いた多段
実装構造が特に注目されている。例えば日経ＢＰ社、１
９８９年１２月１日発行の「日経マイクロデバイス」Ｐ
４８には、ＴＡＢを用いた多段実装構造の具体例として
、ＳＲＡＭチップを搭載したＴＡＢを４個積層してメモ
リー・カード用モジニールを構成したものが記載されて
いる。
しかし、本発明者の検討によれば、ＴＡＢを用いた多段
実装構造には下記のような問題がある。
実装構造には下記のような問題がある。
すなわち、ＴＡＢは約３５μ工程度の極ｔて薄いＣｕ箔
でリードを形成しているため、ＴＡＢを積層する工程で
リードが変形し易いなど、組立て工程での取り扱いに細
心の注意を必要とする煩わしさがある。また、ＴＡＢテ
ープからアウターリードを打ち抜く工程が必要となるな
ど、生産性の点においても問題がある。
でリードを形成しているため、ＴＡＢを積層する工程で
リードが変形し易いなど、組立て工程での取り扱いに細
心の注意を必要とする煩わしさがある。また、ＴＡＢテ
ープからアウターリードを打ち抜く工程が必要となるな
ど、生産性の点においても問題がある。
本発明は上記した問題点に着目してなされたものであり
、その目的はＬＳＩパッケージの高密度実装を容易に実
現することのできる技術を提供することにある。
、その目的はＬＳＩパッケージの高密度実装を容易に実
現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体チップを封止したパッケージ本
体の周縁部に沿ってその上下面を貫通する貫通孔を設け
、この貫通孔内にその下端がノ＜−１ケ一ジ本体の下面
から下方に突出し、その上端が貫通孔の上端よりも下方
に位置するようにリードピンを挿入したＬＳＩパッケー
ジ構造である。
体の周縁部に沿ってその上下面を貫通する貫通孔を設け
、この貫通孔内にその下端がノ＜−１ケ一ジ本体の下面
から下方に突出し、その上端が貫通孔の上端よりも下方
に位置するようにリードピンを挿入したＬＳＩパッケー
ジ構造である。
上記した手段によれば、第一のパフケージ本体上に第二
のパッケージ本体を積層し、第二のパッケージ本体の下
面から下方に突出するリードピンを第一のパッケージ本
体の上面の貫通孔内に挿入することにより、多段実装構
造を容易に実現することができる。
のパッケージ本体を積層し、第二のパッケージ本体の下
面から下方に突出するリードピンを第一のパッケージ本
体の上面の貫通孔内に挿入することにより、多段実装構
造を容易に実現することができる。
第１図は本実施例によるＬＳＩパッケージの断面図、第
２図はこのＬＳＩパッケージの斜視図である。
２図はこのＬＳＩパッケージの斜視図である。
ＬＳＩパッケージ１のパッケージ本体２は、例えばエポ
キシ樹脂、ＢＴレジン（ビスマレイミド−トリアジン樹
脂）、ポリイミド樹脂などの合成樹脂にガラス繊維を含
浸したものからなる。パッケージ本体２の寸法は、縦Ｘ
横が約２０！ｌ１ｌＯＸ２０鼠程度、厚さが約１〜１．
５ＩＩＩＩ１１程度である。パッケージ本体２の上面中
央部には、キャビティ３が形成されてふり、キャビティ
３の内部にはメモリＬＳＩなどを形成した半導体チップ
４が収容されている。半導体チップ４は、エポキシ系樹
脂からなる接着層５を介してキャビティ３の底面に接合
されている。半導体チップ４は、Ａｕ、ＣｕまたはＡＩ
ｌからなるボンディングワイヤ６を介してパッケージ本
体２の配線層７と電気的に接続されている。半導体チッ
プ４は、キャピテイ３の内部に充填されたエポキシ系の
ポツティング樹脂８によって封止されている。
キシ樹脂、ＢＴレジン（ビスマレイミド−トリアジン樹
脂）、ポリイミド樹脂などの合成樹脂にガラス繊維を含
浸したものからなる。パッケージ本体２の寸法は、縦Ｘ
横が約２０！ｌ１ｌＯＸ２０鼠程度、厚さが約１〜１．
５ＩＩＩＩ１１程度である。パッケージ本体２の上面中
央部には、キャビティ３が形成されてふり、キャビティ
３の内部にはメモリＬＳＩなどを形成した半導体チップ
４が収容されている。半導体チップ４は、エポキシ系樹
脂からなる接着層５を介してキャビティ３の底面に接合
されている。半導体チップ４は、Ａｕ、ＣｕまたはＡＩ
ｌからなるボンディングワイヤ６を介してパッケージ本
体２の配線層７と電気的に接続されている。半導体チッ
プ４は、キャピテイ３の内部に充填されたエポキシ系の
ポツティング樹脂８によって封止されている。
上記パッケージ本体２の周縁部には、パッケージ本体２
の上面から下面に貫通する多数の貫通孔９が所定の間隔
をおいて形成されている。貫通孔９の内径は、約０．５
ｕ程度であるが、その上端部はそれよりも幾分大径と
なっている。貫通孔９の内壁には、前記配線層７と電気
的に接続されたＣＵなどのメツキ層１０が形成されてい
る。
の上面から下面に貫通する多数の貫通孔９が所定の間隔
をおいて形成されている。貫通孔９の内径は、約０．５
ｕ程度であるが、その上端部はそれよりも幾分大径と
なっている。貫通孔９の内壁には、前記配線層７と電気
的に接続されたＣＵなどのメツキ層１０が形成されてい
る。
上記多数の貫通孔９のそれぞれには、ＬＳＩノｅッケー
ジ１の外部端子を構成するリードピン１１が挿入されて
いる。リードピン１１は、その上端が貫通孔９の上端よ
りも下方に位置するように挿入されている。また、リー
ドピン１１は、その下端がパッケージ本体２の下面から
下方に突出するように挿入されている。リードピン１１
は、４２アロイ、コバールなどのＦｅ系合金からなり、
その径は約０．５ ｍｍ程度である。本実施例のリード
ピン１１は、その上端部の径が他の部分よりも太いネイ
ルヘッド状をなしている。これは、パッケージ本体２の
上方から貫通孔９内にリードピン１１を打ち込んだとき
、リードピン１１のパッケージ本体２下面から突出する
部分の長さを揃えるためである。
ジ１の外部端子を構成するリードピン１１が挿入されて
いる。リードピン１１は、その上端が貫通孔９の上端よ
りも下方に位置するように挿入されている。また、リー
ドピン１１は、その下端がパッケージ本体２の下面から
下方に突出するように挿入されている。リードピン１１
は、４２アロイ、コバールなどのＦｅ系合金からなり、
その径は約０．５ ｍｍ程度である。本実施例のリード
ピン１１は、その上端部の径が他の部分よりも太いネイ
ルヘッド状をなしている。これは、パッケージ本体２の
上方から貫通孔９内にリードピン１１を打ち込んだとき
、リードピン１１のパッケージ本体２下面から突出する
部分の長さを揃えるためである。
第３図は、上記の構成からなる本実施例のＬＳＩパッケ
ージ１を基板１２に多段実装してモジュールを構成した
例を示している。ＬＳＩパッケージ１を基板１２に多段
実装するには、例えば基板１２のマウントパッド１３上
に半田ペーストを被着した後、リードピン１１とマウン
トパッド１３とが重なるようにＬＳＩパッケージ１を基
板１２上に位置決めする。次に、上記ＬＳＩパッケージ
１の上に第二のＬＳＩパッケージ１を積層し、そのパッ
ケージ本体２の下面から下方に突出するり−ドビン１１
を第一のＬＳＩパッケージ１の貫通孔９内に挿入し、そ
の下端を第一のＬＳＩパッケージ１のリードピン１１の
上端と接触させる。このとき、あらかじめ第二のＬＳＩ
パッケージ１のリードピン１１の下端、または第一のＬ
ＳＩパッケージ１のリードピン１１の上端に半田ペース
トを被着しておく。このようにして、所望する数のＬＳ
Ｉパッケージ１を順次積層した後、基板１２をリフロー
炉内に搬送し、半田ペーストを加熱、溶融することによ
ってリードピン１１とマウントパッド１３、および上下
に重なるＬＳＩパッケージ１のそれぞれのリードピン１
１同士を半田で固定する。
ージ１を基板１２に多段実装してモジュールを構成した
例を示している。ＬＳＩパッケージ１を基板１２に多段
実装するには、例えば基板１２のマウントパッド１３上
に半田ペーストを被着した後、リードピン１１とマウン
トパッド１３とが重なるようにＬＳＩパッケージ１を基
板１２上に位置決めする。次に、上記ＬＳＩパッケージ
１の上に第二のＬＳＩパッケージ１を積層し、そのパッ
ケージ本体２の下面から下方に突出するり−ドビン１１
を第一のＬＳＩパッケージ１の貫通孔９内に挿入し、そ
の下端を第一のＬＳＩパッケージ１のリードピン１１の
上端と接触させる。このとき、あらかじめ第二のＬＳＩ
パッケージ１のリードピン１１の下端、または第一のＬ
ＳＩパッケージ１のリードピン１１の上端に半田ペース
トを被着しておく。このようにして、所望する数のＬＳ
Ｉパッケージ１を順次積層した後、基板１２をリフロー
炉内に搬送し、半田ペーストを加熱、溶融することによ
ってリードピン１１とマウントパッド１３、および上下
に重なるＬＳＩパッケージ１のそれぞれのリードピン１
１同士を半田で固定する。
以上のような構成からなる本実施例によれば、下記のよ
うな作用、効果を得ることができる。
うな作用、効果を得ることができる。
（１）０貫通孔９内に挿入したリードピン１１の一部を
パッケージ本体２から突出させるようにしたので、搬送
時や組立て時に変形し難いリードピン１１が得られる。
パッケージ本体２から突出させるようにしたので、搬送
時や組立て時に変形し難いリードピン１１が得られる。
また、パッケージ本体２から突出する部分の長さを揃え
易いため、平坦度の高いリードピン１１が得られる。こ
れにより、ＬＳＩパッケージ１を容易に基板１２に実装
することができる。
易いため、平坦度の高いリードピン１１が得られる。こ
れにより、ＬＳＩパッケージ１を容易に基板１２に実装
することができる。
（２）１貫通孔９に挿入されたリードピン１１の上端を
貫通孔９の上端よりも下方に配置し、１つのＬＳＩパッ
ケージ１のリードピン１１をもう１つのＬＳＩパッケー
ジ１の貫通孔９内に挿入できるようにしたので、多数の
ＬＳＩパッケージ１を簡単に積層することができ、かつ
多数のＬＳＩパッケージ１を積層した際の全体の高さを
低くすることができる。
貫通孔９の上端よりも下方に配置し、１つのＬＳＩパッ
ケージ１のリードピン１１をもう１つのＬＳＩパッケー
ジ１の貫通孔９内に挿入できるようにしたので、多数の
ＬＳＩパッケージ１を簡単に積層することができ、かつ
多数のＬＳＩパッケージ１を積層した際の全体の高さを
低くすることができる。
（３）、リードピン１１をパッケージ本体２の下面から
突出させるようにしたので、ＬＳＩパッケージ１を多段
実装した際に、基板１２の主面とパッケージ本体２の下
面との間、および上段のＬＳＩパッケージ１と下段のＬ
ＳＩパッケージ１との間に適度の隙間が形成される。こ
れにより、ＬＳＩパッケージｌを基板１２に実装した後
の洗浄作業を容易に行うことができる。また、ＬＳＩパ
ッケージ１の放熱性も向上する。
突出させるようにしたので、ＬＳＩパッケージ１を多段
実装した際に、基板１２の主面とパッケージ本体２の下
面との間、および上段のＬＳＩパッケージ１と下段のＬ
ＳＩパッケージ１との間に適度の隙間が形成される。こ
れにより、ＬＳＩパッケージｌを基板１２に実装した後
の洗浄作業を容易に行うことができる。また、ＬＳＩパ
ッケージ１の放熱性も向上する。
（４）、上記〔１〕〜（３）により、ＬＳＩパッケージ
１の高密度実装を容易に実現することができる。
１の高密度実装を容易に実現することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば第４図に示すように、パッケージ本体２の下面か
ら突出するリードピン１１の側面をパッケージ本体２の
一部で被覆してもよい。このようにすると、搬送時や組
立て時におけるリードピン１１の変形を確実に防止する
ことができる。
ら突出するリードピン１１の側面をパッケージ本体２の
一部で被覆してもよい。このようにすると、搬送時や組
立て時におけるリードピン１１の変形を確実に防止する
ことができる。
また第５図に示すように、パッケージ本体２の下面から
突出するリードピン１１の先端にテーパーを設けてもよ
い。このようにすると、１つのＬＳＩパッケージのリー
ドピンを他のＬＳＩパッケージの貫通孔内に挿入する作
業が一層容易になる。
突出するリードピン１１の先端にテーパーを設けてもよ
い。このようにすると、１つのＬＳＩパッケージのリー
ドピンを他のＬＳＩパッケージの貫通孔内に挿入する作
業が一層容易になる。
また第６図に示すように、貫通孔９に挿入されたリード
ピン１１の上端に凹溝１４を設け、この凹溝１４内に他
のＬＳＩパッケージのリードピンを挿入するようにして
もよい。このようにすると、１つのＬＳＩパッケージの
リードピンと他のＬＳＩパッケージのリードピンとの接
続信頼性が向上する。
ピン１１の上端に凹溝１４を設け、この凹溝１４内に他
のＬＳＩパッケージのリードピンを挿入するようにして
もよい。このようにすると、１つのＬＳＩパッケージの
リードピンと他のＬＳＩパッケージのリードピンとの接
続信頼性が向上する。
前記実施例では、パッケージ本体を合成樹脂で構成した
例について説明したが、これに限定されるものではなく
、セラミックで構成することもできる。またこの場合に
は、パッケージ本体のキャビティ内に収容された半導体
チップをセラミックキャップで気密封止してもよい。
例について説明したが、これに限定されるものではなく
、セラミックで構成することもできる。またこの場合に
は、パッケージ本体のキャビティ内に収容された半導体
チップをセラミックキャップで気密封止してもよい。
前記実施例では、半導体チップとパッケージ本体の配線
層との電気的接続をボンディングワイヤを用いて行った
例について説明したが、これに限定されるものではなく
、半田やＡｕのバンプ（突起電極）を介して半導体チッ
プとパッケージ本体の配線層との電気的接続を行っても
よい。
層との電気的接続をボンディングワイヤを用いて行った
例について説明したが、これに限定されるものではなく
、半田やＡｕのバンプ（突起電極）を介して半導体チッ
プとパッケージ本体の配線層との電気的接続を行っても
よい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
半導体チップを封止したパッケージ本体の周縁部に沿っ
て前記パッケージ本体の上下面に貫通する貫通孔を設け
、前記貫通孔内にその下端が前記パッケージ本体の下面
から下方に突出し、その上端が前記貫通孔の上端よりも
下方に位置するようにリードピンを挿入した本発明の半
導体集積回路装置によれば、Ｌ、Ｓ Ｉパッケージの多
段実装を容易に実現することができるので、半導体集積
回路装置の実装密度を向上させることができる。
て前記パッケージ本体の上下面に貫通する貫通孔を設け
、前記貫通孔内にその下端が前記パッケージ本体の下面
から下方に突出し、その上端が前記貫通孔の上端よりも
下方に位置するようにリードピンを挿入した本発明の半
導体集積回路装置によれば、Ｌ、Ｓ Ｉパッケージの多
段実装を容易に実現することができるので、半導体集積
回路装置の実装密度を向上させることができる。
第１図は、本発明の一実施例である半導体集積回路装置
を示す第２図のＩ−Ｉ線における断面図、１２図は、こ
の半導体集積回路装置の斜視図、第３ｉ！Ｉは、この半
導体集積回路装置の実装構造を示す断面図、 第４図乃至第６図は、本発明の他の実施例である半導体
集積回路装置をそれぞれ示す要部断面図である。 １・・・ＬＳＩパッケージ、２・・・パッケージ本体、
３・・・キャビティ、４・・・半導体チップ、５・・・
接着層、６・・・ボンディングワイヤ、７・・・配線層
、８・・・ポツティング樹脂、９・・・貫通孔、１ｏ・
・・メツキ層、１１・・リードピン、１２・・・基板、
１３・・・マウントパッド、１４・・・凹溝。 代理人 弁理士 筒 井 大 和
を示す第２図のＩ−Ｉ線における断面図、１２図は、こ
の半導体集積回路装置の斜視図、第３ｉ！Ｉは、この半
導体集積回路装置の実装構造を示す断面図、 第４図乃至第６図は、本発明の他の実施例である半導体
集積回路装置をそれぞれ示す要部断面図である。 １・・・ＬＳＩパッケージ、２・・・パッケージ本体、
３・・・キャビティ、４・・・半導体チップ、５・・・
接着層、６・・・ボンディングワイヤ、７・・・配線層
、８・・・ポツティング樹脂、９・・・貫通孔、１ｏ・
・・メツキ層、１１・・リードピン、１２・・・基板、
１３・・・マウントパッド、１４・・・凹溝。 代理人 弁理士 筒 井 大 和
Claims (1)
- 【特許請求の範囲】 １、半導体チップを封止したパッケージ本体の周縁部に
沿って前記パッケージ本体の上下面を貫通する貫通孔を
設け、前記貫通孔内にその下端が前記パッケージ本体の
下面から下方に突出し、その上端が前記貫通孔の上端よ
りも下方に位置するようにリードピンを挿入したことを
特徴とする半導体集積回路装置。 ２、第一の半導体集積回路装置のパッケージ本体上に第
二の半導体集積回路装置のパッケージ本体を積層し、前
記第二のパッケージ本体の下面から下方に突出するリー
ドピンを前記第一のパッケージ本体の上面の貫通孔内に
挿入したことを特徴とする請求項１記載の半導体集積回
路装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138047A JPH0430561A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138047A JPH0430561A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430561A true JPH0430561A (ja) | 1992-02-03 |
Family
ID=15212761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138047A Pending JPH0430561A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430561A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
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| KR100280398B1 (ko) * | 1997-09-12 | 2001-02-01 | 김영환 | 적층형 반도체 패키지 모듈의 제조 방법 |
| KR100422608B1 (ko) * | 1997-05-10 | 2004-06-04 | 삼성전자주식회사 | 적층칩패키지 |
| US6894378B2 (en) | 2001-03-02 | 2005-05-17 | Infineon Technologies Ag | Electronic component with stacked semiconductor chips |
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| KR100963618B1 (ko) * | 2007-11-30 | 2010-06-15 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
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| JP2014165341A (ja) * | 2013-02-25 | 2014-09-08 | Seiko Instruments Inc | 電子デバイス |
-
1990
- 1990-05-28 JP JP2138047A patent/JPH0430561A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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