JPH06348605A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH06348605A JPH06348605A JP5138340A JP13834093A JPH06348605A JP H06348605 A JPH06348605 A JP H06348605A JP 5138340 A JP5138340 A JP 5138340A JP 13834093 A JP13834093 A JP 13834093A JP H06348605 A JPH06348605 A JP H06348605A
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- 230000006870 function Effects 0.000 claims abstract description 4
- 230000006984 memory degeneration Effects 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
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- 230000007850 degeneration Effects 0.000 description 2
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- 238000003745 diagnosis Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】ＤＣ電源ＯＮ後の初期診断メモリテスト実行時
に発見されたパリティエラー等のメモリエラーと、初期
診断メモリテストでは発見出来ない、保持されているメ
モリのエラー情報とを併せてメモリブロックの縮退を行
う。 【構成】メモリ縮退機能を有する情報処理装置における
メモリ制御装置１において、装置の運用中に発生したメ
モリのエラー情報をＤＣ電源ＯＦＦ時も保持するエラー
情報保持部１２を有し、次回ＤＣ電源ＯＮ後の初期診断
メモリテスト実行時に発見されたメモリエラーと、前記
保持されているメモリのエラー情報とを併せてメモリブ
ロックの縮退を行う手段を有することを特徴としたメモ
リ制御装置。
に発見されたパリティエラー等のメモリエラーと、初期
診断メモリテストでは発見出来ない、保持されているメ
モリのエラー情報とを併せてメモリブロックの縮退を行
う。 【構成】メモリ縮退機能を有する情報処理装置における
メモリ制御装置１において、装置の運用中に発生したメ
モリのエラー情報をＤＣ電源ＯＦＦ時も保持するエラー
情報保持部１２を有し、次回ＤＣ電源ＯＮ後の初期診断
メモリテスト実行時に発見されたメモリエラーと、前記
保持されているメモリのエラー情報とを併せてメモリブ
ロックの縮退を行う手段を有することを特徴としたメモ
リ制御装置。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ制御装置に関
し、特にメモリの縮退機能を有する情報処理装置におけ
るメモリ制御装置に関するものである。
し、特にメモリの縮退機能を有する情報処理装置におけ
るメモリ制御装置に関するものである。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置は、リセ
ット時、若しくはＤＣ電源ＯＮ時に初期診断メモリテス
トを行い、エラーの有った場合に、エラーのメモリブロ
ックのメモリ縮退を行うようにしている。
ット時、若しくはＤＣ電源ＯＮ時に初期診断メモリテス
トを行い、エラーの有った場合に、エラーのメモリブロ
ックのメモリ縮退を行うようにしている。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
制御装置では、リセット時、若しくはＤＣ電源ＯＮ時に
初期診断メモリテストに於いてメモリエラーが発見され
なかった場合には、メモリは全て正常とみなされる。し
かし、装置の運用中に発生したメモリエラーは、初期診
断メモリテストで発見されない場合があり、運用中に再
度メモリエラー発生の可能性があるという問題点があ
る。
制御装置では、リセット時、若しくはＤＣ電源ＯＮ時に
初期診断メモリテストに於いてメモリエラーが発見され
なかった場合には、メモリは全て正常とみなされる。し
かし、装置の運用中に発生したメモリエラーは、初期診
断メモリテストで発見されない場合があり、運用中に再
度メモリエラー発生の可能性があるという問題点があ
る。
【０００４】
【課題を解決するための手段】本発明の装置は、メモリ
縮退機能を有する情報処理装置におけるメモリ制御装置
において、装置の運用中に発生したメモリのエラー情報
をＤＣ電源ＯＦＦ時も保持する手段を有し、次回ＤＣ電
源ＯＮ後の初期診断メモリテスト実行時に発見されたメ
モリエラーと、前記保持されているメモリのエラー情報
とを併せてメモリブロックの縮退を行う手段を有するこ
とを特徴とする。
縮退機能を有する情報処理装置におけるメモリ制御装置
において、装置の運用中に発生したメモリのエラー情報
をＤＣ電源ＯＦＦ時も保持する手段を有し、次回ＤＣ電
源ＯＮ後の初期診断メモリテスト実行時に発見されたメ
モリエラーと、前記保持されているメモリのエラー情報
とを併せてメモリブロックの縮退を行う手段を有するこ
とを特徴とする。
【０００５】
【実施例】本発明の第１の実施例を示す図１を参照する
と、本実施例はメモリ制御装置１と中央処理装置２とメ
モリ３とにより構成されており、さらにメモリ制御装置
１は、メモリ制御部１０、メモリ縮退制御部１１および
エラー情報保持部１２とにより構成されている。図２は
メモリ３をアドレス順にブロックに分割した図である。
と、本実施例はメモリ制御装置１と中央処理装置２とメ
モリ３とにより構成されており、さらにメモリ制御装置
１は、メモリ制御部１０、メモリ縮退制御部１１および
エラー情報保持部１２とにより構成されている。図２は
メモリ３をアドレス順にブロックに分割した図である。
【０００６】いま、装置の運用中にメモリエラーが発生
した場合、メモリ制御部１０、メモリ縮退制御部１１を
通しエラー情報（エラーの発生したアドレス等）をエラ
ー情報保持部１２に格納する。また、リセット、若しく
はＤＣ電源をＯＦＦにし再びＤＣ電源ＯＮ後に行う初期
診断メモリテスト時において、パリティエラー等のメモ
リエラーの有無を確認し、メモリエラーが発生していれ
ば、エラーの発生したメモリブロックを縮退の対象とす
る。メモリの縮退とは、メモリエラーの発生したメモリ
ブロックをスキップし、アドレス順に後順のメモリブロ
ックを繰り上げることにより、アドレスの割付をダイナ
ミックに変更することをいう。
した場合、メモリ制御部１０、メモリ縮退制御部１１を
通しエラー情報（エラーの発生したアドレス等）をエラ
ー情報保持部１２に格納する。また、リセット、若しく
はＤＣ電源をＯＦＦにし再びＤＣ電源ＯＮ後に行う初期
診断メモリテスト時において、パリティエラー等のメモ
リエラーの有無を確認し、メモリエラーが発生していれ
ば、エラーの発生したメモリブロックを縮退の対象とす
る。メモリの縮退とは、メモリエラーの発生したメモリ
ブロックをスキップし、アドレス順に後順のメモリブロ
ックを繰り上げることにより、アドレスの割付をダイナ
ミックに変更することをいう。
【０００７】本実施例においては、このときメモリエラ
ーは発生しなかったものとする。エラー情報保持部１２
に格納されたエラー情報を参照し、いま、エラー情報内
のアドレスがメモリブロックＣ（アドレス：２００００
０〜２ＦＦＦＦＦ）内のアドレスに該当する場合には、
メモリ縮退制御部１１によりブロックＣのメモリの縮退
を行う。そして、後順のメモリブロックＤからメモリブ
ロックＦのアドレスを変更し、それぞれの開始・終了ア
ドレスを、メモリブロックＤは開始アドレスを３０００
００から２０００００へ、終了アドレスを３ＦＦＦＦＦ
から２ＦＦＦＦＦへ、メモリブロックＥは開始アドレス
を４０００００から３０００００へ、終了アドレスを４
ＦＦＦＦＦから３ＦＦＦＦＦへ、メモリブロックＤは開
始アドレスを５０００００から４０００００へ、終了ア
ドレスを５ＦＦＦＦＦから４ＦＦＦＦＦへと、アドレス
の割付を変更する。この結果を図３に示す。
ーは発生しなかったものとする。エラー情報保持部１２
に格納されたエラー情報を参照し、いま、エラー情報内
のアドレスがメモリブロックＣ（アドレス：２００００
０〜２ＦＦＦＦＦ）内のアドレスに該当する場合には、
メモリ縮退制御部１１によりブロックＣのメモリの縮退
を行う。そして、後順のメモリブロックＤからメモリブ
ロックＦのアドレスを変更し、それぞれの開始・終了ア
ドレスを、メモリブロックＤは開始アドレスを３０００
００から２０００００へ、終了アドレスを３ＦＦＦＦＦ
から２ＦＦＦＦＦへ、メモリブロックＥは開始アドレス
を４０００００から３０００００へ、終了アドレスを４
ＦＦＦＦＦから３ＦＦＦＦＦへ、メモリブロックＤは開
始アドレスを５０００００から４０００００へ、終了ア
ドレスを５ＦＦＦＦＦから４ＦＦＦＦＦへと、アドレス
の割付を変更する。この結果を図３に示す。
【０００８】本実施例の第２の実施例を示す図４を参照
すると、本実施例におけるメモリ縮退制御部４１はエラ
ー情報抑止部４２を有する点が第１の実施例と異なる。
本実施例においては、エラー情報抑止部２０によりエラ
ー情報保持部１２に格納されたエラー情報を参照するか
否かを選択することが出来る。
すると、本実施例におけるメモリ縮退制御部４１はエラ
ー情報抑止部４２を有する点が第１の実施例と異なる。
本実施例においては、エラー情報抑止部２０によりエラ
ー情報保持部１２に格納されたエラー情報を参照するか
否かを選択することが出来る。
【０００９】エラー情報を参照するのであれば、エラー
情報保持部１２に格納されたエラー情報を参照し、エラ
ー情報内のアドレスがメモリブロックＣ（アドレス：２
０００００〜２ＦＦＦＦＦ）に該当する場合には、メモ
リ縮退制御部１１によりブロックＣのメモリの縮退を行
う。後順のメモリブロックＤ，ＥおよびＦについてのア
ドレスの割付変更は第１の実施例におけるのと同じであ
る。
情報保持部１２に格納されたエラー情報を参照し、エラ
ー情報内のアドレスがメモリブロックＣ（アドレス：２
０００００〜２ＦＦＦＦＦ）に該当する場合には、メモ
リ縮退制御部１１によりブロックＣのメモリの縮退を行
う。後順のメモリブロックＤ，ＥおよびＦについてのア
ドレスの割付変更は第１の実施例におけるのと同じであ
る。
【００１０】一方、エラー情報保持部１２に格納された
エラー情報を参照しないのであれば、本実施例の場合メ
モリの縮退は行われない。
エラー情報を参照しないのであれば、本実施例の場合メ
モリの縮退は行われない。
【００１１】本発明の第３の実施例を示す図５を参照す
ると、本実施例におけるメモリ縮退制御部５１はメモリ
縮退抑止部５２を有する点が第１の実施例および第２の
実施例と異なる。本実施例においては、初期診断メモリ
テスト時に、メモリ縮退抑止部３０によりメモリの縮退
を行うか否かを選択することが出来る。メモリの縮退を
行うのであれば、初期診断メモリテストにおいて、パリ
ティエラー等のメモリエラーの有無を確認し、メモリエ
ラーが発生していれば、エラーの発生したメモリブロッ
クを縮退の対象とする。
ると、本実施例におけるメモリ縮退制御部５１はメモリ
縮退抑止部５２を有する点が第１の実施例および第２の
実施例と異なる。本実施例においては、初期診断メモリ
テスト時に、メモリ縮退抑止部３０によりメモリの縮退
を行うか否かを選択することが出来る。メモリの縮退を
行うのであれば、初期診断メモリテストにおいて、パリ
ティエラー等のメモリエラーの有無を確認し、メモリエ
ラーが発生していれば、エラーの発生したメモリブロッ
クを縮退の対象とする。
【００１２】いま、このとき初期診断時メモリテストに
メモリエラーは発生しなかったものとし、メモリの縮退
を行うものとする。エラー情報保持部１２に格納された
エラー情報を参照し、仮にエラー情報内のアドレスがメ
モリブロックＣ（アドレス：２０００００〜２ＦＦＦＦ
Ｆ）に該当する場合には、メモリ縮退制御部１１により
ブロックＣのメモリの縮退を行う。後順のメモリブロッ
クＤ，ＥおよびＦについてのアドレスの割付変更は第１
の実施例および第２の実施例におけるとの変わることが
ない。
メモリエラーは発生しなかったものとし、メモリの縮退
を行うものとする。エラー情報保持部１２に格納された
エラー情報を参照し、仮にエラー情報内のアドレスがメ
モリブロックＣ（アドレス：２０００００〜２ＦＦＦＦ
Ｆ）に該当する場合には、メモリ縮退制御部１１により
ブロックＣのメモリの縮退を行う。後順のメモリブロッ
クＤ，ＥおよびＦについてのアドレスの割付変更は第１
の実施例および第２の実施例におけるとの変わることが
ない。
【００１３】一方、メモリの縮退を行わないのであれ
ば、メモリテストにてメモリエラーが発生した事のみを
中央処理装置部２に通知する。
ば、メモリテストにてメモリエラーが発生した事のみを
中央処理装置部２に通知する。
【００１４】
【発明の効果】以上説明したように、本発明のメモリ制
御装置は、装置の運用中に発生したメモリのエラー情報
をＤＣ電源ＯＦＦ時も保持しておくため、ＤＣ電源ＯＮ
後の初期診断メモリテストでは発見出来ないメモリエラ
ーの発生するメモリブロックの縮退を行うことが出来る
という効果を有する。
御装置は、装置の運用中に発生したメモリのエラー情報
をＤＣ電源ＯＦＦ時も保持しておくため、ＤＣ電源ＯＮ
後の初期診断メモリテストでは発見出来ないメモリエラ
ーの発生するメモリブロックの縮退を行うことが出来る
という効果を有する。
【図１】本発明の第１の実施例を示すメモリ制御装置の
ブロック図である。
ブロック図である。
【図２】メモリをアドレス順にブロック分割した図であ
る。
る。
【図３】メモリの縮退後のメモリをアドレス順にブロッ
ク分割した図である。
ク分割した図である。
【図４】本発明の第２の実施例を示すメモリ制御装置の
ブロック図である。
ブロック図である。
【図５】本発明の第３の実施例を示すメモリ制御装置の
ブロック図である。
ブロック図である。
１，４，５ メモリ制御装置 ２ 中央処理装置部 ３ メモリ １０ メモリ制御部 １１，４１，５１ メモリ縮退制御部 １２ エラー情報保持部 ４２ エラー情報抑止部 ５２ メモリ縮退抑止部
Claims (3)
- 【請求項１】 メモリ縮退機能を有する情報処理装置に
おけるメモリ制御装置において、装置の運用中に発生し
たメモリのエラー情報をＤＣ電源ＯＦＦ時も保持する手
段を有し、次回ＤＣ電源ＯＮ後の初期診断メモリテスト
実行時に発見されたメモリエラーと、前記保持されてい
るメモリのエラー情報とを併せてメモリブロックの縮退
を行う手段を有することを特徴としたメモリ制御装置。 - 【請求項２】 前記初期診断メモリテストで、エラーの
有ったメモリブロックの縮退は行い、前記保持されてい
るメモリのエラー情報を参照してのメモリブロックの縮
退を行うか、否かを選択する手段を付加したことを特徴
とした請求項１記載のメモリ制御装置。 - 【請求項３】 前記メモリブロックの縮退を行うか、否
かを選択する手段を付加したことを特徴とした請求項１
記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138340A JP2827818B2 (ja) | 1993-06-10 | 1993-06-10 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138340A JP2827818B2 (ja) | 1993-06-10 | 1993-06-10 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348605A true JPH06348605A (ja) | 1994-12-22 |
| JP2827818B2 JP2827818B2 (ja) | 1998-11-25 |
Family
ID=15219633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5138340A Expired - Fee Related JP2827818B2 (ja) | 1993-06-10 | 1993-06-10 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827818B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 情報処理システム及びそのメモリ再構成方法 |
| JP2008079754A (ja) * | 2006-09-27 | 2008-04-10 | Daiman:Kk | 遊技機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226349A (ja) * | 1989-02-27 | 1990-09-07 | Nec Corp | データ処理装置 |
| JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
-
1993
- 1993-06-10 JP JP5138340A patent/JP2827818B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226349A (ja) * | 1989-02-27 | 1990-09-07 | Nec Corp | データ処理装置 |
| JPH04165548A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | メモリアドレス制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 情報処理システム及びそのメモリ再構成方法 |
| JP2008079754A (ja) * | 2006-09-27 | 2008-04-10 | Daiman:Kk | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2827818B2 (ja) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |