JPH04167466A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04167466A JPH04167466A JP2294003A JP29400390A JPH04167466A JP H04167466 A JPH04167466 A JP H04167466A JP 2294003 A JP2294003 A JP 2294003A JP 29400390 A JP29400390 A JP 29400390A JP H04167466 A JPH04167466 A JP H04167466A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline
- sin
- thin film
- hydrogen
- Prior art date
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- Pending
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、積み上げＣＭＯ３型Ｏ３ＡＭと称されており
、薄膜トランジスタを負荷素子とするフリップフロップ
を用いてメモリセルが構成されている半導体メモリに関
するものである。
、薄膜トランジスタを負荷素子とするフリップフロップ
を用いてメモリセルが構成されている半導体メモリに関
するものである。
［発明の概要］
本発明は、上記の様な半導体メモリにおいて、薄膜トラ
ンジスタとパッシベーション膜との間に水素供給膜を配
することによって、消費電力を低減させ且つデータ保持
特性を向上させることができる様にしたものである。
ンジスタとパッシベーション膜との間に水素供給膜を配
することによって、消費電力を低減させ且つデータ保持
特性を向上させることができる様にしたものである。
積み上げＣＭＯ３型Ｏ３ＡＭにおける薄膜トランジスタ
のオン／オフ電流比を高めれば、このＳＲＡＭの消費電
力が低減し且つデータ保持特性が向上する。
のオン／オフ電流比を高めれば、このＳＲＡＭの消費電
力が低減し且つデータ保持特性が向上する。
このため、薄膜トランジスタのチャネル用の多結晶Ｓｉ
膜を水素化して、この薄膜トランジスタの特性を向上さ
せることが行われている。
膜を水素化して、この薄膜トランジスタの特性を向上さ
せることが行われている。
そして、この水素化のための水素として、−船釣には、
プラズマＣＶＤで形成したパッシベーション膜であるＰ
−ＳｉＮ膜から解離した水素が用いられている（例えば
、特開平２−１０９３５９号公報）。
プラズマＣＶＤで形成したパッシベーション膜であるＰ
−ＳｉＮ膜から解離した水素が用いられている（例えば
、特開平２−１０９３５９号公報）。
ところが、Ｐ−３ｉＮ膜が低温で成長可能なこと等から
、第４図にも示す様に、Ｐ−５ｉＮ膜１１はＡＮ配線１
２を形成した後の最終パッシベーション膜として用いら
れるのが通常である。
、第４図にも示す様に、Ｐ−５ｉＮ膜１１はＡＮ配線１
２を形成した後の最終パッシベーション膜として用いら
れるのが通常である。
一方、へ！配線１２のストレスマイグレーション耐性の
向上等のために、第４図等には図示されていないが、ｉ
配線１２をＡｆ膜とＴｉ膜等との多層構造にすることが
特に近年において多くなってきている。
向上等のために、第４図等には図示されていないが、ｉ
配線１２をＡｆ膜とＴｉ膜等との多層構造にすることが
特に近年において多くなってきている。
しかし、Ｔｉ膜等は水素の透過を阻止する能力が高いの
で、薄膜トランジスタのチャネル用の多結晶Ｓｉ膜１３
までＰ−５ｉＮ膜１１から水素が拡散しにくく、多結晶
Ｓｉ膜１３が十分には水素化されない。
で、薄膜トランジスタのチャネル用の多結晶Ｓｉ膜１３
までＰ−５ｉＮ膜１１から水素が拡散しにくく、多結晶
Ｓｉ膜１３が十分には水素化されない。
また、第４図に示す様に、へ！配線１２の下層に別のへ
〇配線１４が形成されている多層ＡＩ２配線構造では、
ｉ配線１２．１４間の応力を緩和してこれらのストレス
マイグレーション耐性を向上させるために、Ａｊ２配線
１２．１４間にＰＳＧ膜１５が用いられるのが一般的で
ある。
〇配線１４が形成されている多層ＡＩ２配線構造では、
ｉ配線１２．１４間の応力を緩和してこれらのストレス
マイグレーション耐性を向上させるために、Ａｊ２配線
１２．１４間にＰＳＧ膜１５が用いられるのが一般的で
ある。
しかし、ＰＳＧ膜１５によっても水素の拡散が抑制され
るので、やはり多結晶Ｓｉ膜１３が十分には水素化され
ない。
るので、やはり多結晶Ｓｉ膜１３が十分には水素化され
ない。
従って、従来の積み上げＣＭＯ３型Ｏ３ＡＭでは、消費
電力を低減させ且つデータ保持特性を向上させることが
困難であった。
電力を低減させ且つデータ保持特性を向上させることが
困難であった。
本発明による半導体メモリでは、薄膜トランジスタ１３
とパッシベーション膜１１との間に水素供給膜２７が配
されている。
とパッシベーション膜１１との間に水素供給膜２７が配
されている。
本発明による半導体メモリでは、パッシベーション膜１
１とは別に且つ薄膜トランジスタ１３とパッシベーショ
ン膜１１との間に水素供給膜２７が配されているので、
水素の透過を阻止する膜１５がパッシベーション膜１１
の下に配されていても、薄膜トランジスタ１３の水素化
を十分に行うことができる。
１とは別に且つ薄膜トランジスタ１３とパッシベーショ
ン膜１１との間に水素供給膜２７が配されているので、
水素の透過を阻止する膜１５がパッシベーション膜１１
の下に配されていても、薄膜トランジスタ１３の水素化
を十分に行うことができる。
従って、薄膜トランジスタ１３の特性を向上させて、薄
膜トランジスタ１３のオン／オフ電流化を高めることが
できる。
膜トランジスタ１３のオン／オフ電流化を高めることが
できる。
以下、本発明の第１〜第３実施例を、第１図〜第３図を
参照しなが゛ら説明する。
参照しなが゛ら説明する。
第１図が、第１実施例の製造工程を示している。
この製造工程では、第１Ａ図に示す様に、Ｓｉ基板１６
上に多結晶Ｓｔ膜１７でワード線等を形成し、この多結
晶Ｓｉ膜１７とＳｉ基板１６とをＳｉＯ□膜２１等の眉
間絶縁膜で覆う。
上に多結晶Ｓｔ膜１７でワード線等を形成し、この多結
晶Ｓｉ膜１７とＳｉ基板１６とをＳｉＯ□膜２１等の眉
間絶縁膜で覆う。
５ｉＯｚ膜２１上には、メモリセルを構成するフリップ
フロップの負荷素子になる薄膜トランジスタのゲート電
極を多結晶Ｓｉ膜２２で形成し、ゲート酸化膜である５
ｉ０２膜２３で多結晶Ｓｉ膜２２を覆う。
フロップの負荷素子になる薄膜トランジスタのゲート電
極を多結晶Ｓｉ膜２２で形成し、ゲート酸化膜である５
ｉ０２膜２３で多結晶Ｓｉ膜２２を覆う。
５ｉｎ２膜２３上には薄膜トランジスタのチャネル用の
多結晶Ｓｉ膜１３を形成し、この多結晶Ｓｉ膜１３のう
ちで多結晶Ｓｉ膜２２の両側の部分に不純物を導入して
これらの部分をソース・ドレイン領域にし、これらのソ
ース・ドレイン領域間の部分をチャネル領域にする。
多結晶Ｓｉ膜１３を形成し、この多結晶Ｓｉ膜１３のう
ちで多結晶Ｓｉ膜２２の両側の部分に不純物を導入して
これらの部分をソース・ドレイン領域にし、これらのソ
ース・ドレイン領域間の部分をチャネル領域にする。
多結晶Ｓｉ膜１３にソース・ドレイン領域とチャネル領
域とを形成した後、この多結晶Ｓｉ膜１３上にＳｉｎｇ
膜２４とＢＰＳＧ膜２５とをＣＶＤで順次に堆積させる
。
域とを形成した後、この多結晶Ｓｉ膜１３上にＳｉｎｇ
膜２４とＢＰＳＧ膜２５とをＣＶＤで順次に堆積させる
。
この状態で、ＢＰＳＧ膜２５上２５上スト膜（図示せず
）をパターニングし、このレジスト膜を用いて、第４図
に示したＡＮ配線１４用のコンタクト孔２６を、多結晶
５ｉｌｌ１７に達する様に開口する。
）をパターニングし、このレジスト膜を用いて、第４図
に示したＡＮ配線１４用のコンタクト孔２６を、多結晶
５ｉｌｌ１７に達する様に開口する。
そして、上述のレジスト膜を除去してから、ＢＰＳＧ膜
２５をリフローさせ、更にプラズマＣＶＤによってＰ−
ＳｉＮ膜２７を堆積させる。
２５をリフローさせ、更にプラズマＣＶＤによってＰ−
ＳｉＮ膜２７を堆積させる。
次に、第１Ｂ図に示す様に、コンタクト孔２６に対応す
る開口３１ａを有する様にＰ−ＳｉＮ膜２膜上７上ジス
ト膜３１をバターニングし、このレジスト膜３１をマス
クにしてコンタクト孔２６内のＰ−ＳｉＮ膜２７をエツ
チング除去する。
る開口３１ａを有する様にＰ−ＳｉＮ膜２膜上７上ジス
ト膜３１をバターニングし、このレジスト膜３１をマス
クにしてコンタクト孔２６内のＰ−ＳｉＮ膜２７をエツ
チング除去する。
その後、レジスト膜３１を除去し、多結晶Ｓｉ膜１７に
コンタクトするへ１配線１４（第４図）等を形成して、
積み上げＣＭＯ３型Ｏ３ＡＭであるこの第１実施例を完
成させる。
コンタクトするへ１配線１４（第４図）等を形成して、
積み上げＣＭＯ３型Ｏ３ＡＭであるこの第１実施例を完
成させる。
以上の様にして製造した第１実施例では、パッシベーシ
ョン膜であるＰ−５ｉＮ膜１１（第４図）とは別に且つ
Ａｌ配線１４（第４図）よりも下層に、水素供給膜であ
るＰ−３ｉＮ膜２７が配されている。
ョン膜であるＰ−５ｉＮ膜１１（第４図）とは別に且つ
Ａｌ配線１４（第４図）よりも下層に、水素供給膜であ
るＰ−３ｉＮ膜２７が配されている。
従って、Ｐ−ＳｉＮ膜２７から供給された水素がＡｌ配
線１４に阻害されることなく多結晶Ｓｉ膜１３まで拡散
し、薄膜トランジスタのチャネル用であるこの多結晶Ｓ
ｉ膜１３が十分に水素化される。
線１４に阻害されることなく多結晶Ｓｉ膜１３まで拡散
し、薄膜トランジスタのチャネル用であるこの多結晶Ｓ
ｉ膜１３が十分に水素化される。
第２図は、第２実施例を示している。この第２実施例は
、Ｓｉｎｇ膜２４上２４上ＳｉＮ膜２７が堆積されてお
り、このＰ−５ｉＮ膜２７上にＳｉｎｇ膜３２とＢＰＳ
Ｇ膜２５膜下５積されていることを除いて、第１図に示
した第１実施例と実質的に同様の構成を有している。
、Ｓｉｎｇ膜２４上２４上ＳｉＮ膜２７が堆積されてお
り、このＰ−５ｉＮ膜２７上にＳｉｎｇ膜３２とＢＰＳ
Ｇ膜２５膜下５積されていることを除いて、第１図に示
した第１実施例と実質的に同様の構成を有している。
つまり、上述の第１実施例ではＰ−５ｉＮ膜２７がＢＰ
ＳＧ膜２５上２５上れているが、この第２実施例ではＰ
−ＳｊＮ膜２７がＢＰＳＧ膜２５膜下５に配されている
。
ＳＧ膜２５上２５上れているが、この第２実施例ではＰ
−ＳｊＮ膜２７がＢＰＳＧ膜２５膜下５に配されている
。
従ってこの第２実施例では、Ａｆ配線１４用のコンタク
ト孔２６を開口するためのレジスト膜のパターニングと
このレジスト膜をマスクにしたエツチングとが１回ずつ
でよく、上述の第１実施例に比べて夫々１回ずつ少なく
てよい。
ト孔２６を開口するためのレジスト膜のパターニングと
このレジスト膜をマスクにしたエツチングとが１回ずつ
でよく、上述の第１実施例に比べて夫々１回ずつ少なく
てよい。
第３図は、第３実施例を示している。この第３実施例を
製造するためには、５ｉＯｚ膜３３等の下層の眉間絶縁
膜上に薄膜トランジスタのチャネル用の多結晶Ｓｉ膜１
３を形成し、この多結晶Ｓｉ膜１３にソース・ドレイン
領域とチャネル領域とを形成する。
製造するためには、５ｉＯｚ膜３３等の下層の眉間絶縁
膜上に薄膜トランジスタのチャネル用の多結晶Ｓｉ膜１
３を形成し、この多結晶Ｓｉ膜１３にソース・ドレイン
領域とチャネル領域とを形成する。
そして、多結晶Ｓｉ膜１３上に５ｉ０２膜２４とＢＰＳ
Ｇ膜２５膜下５ＶＤで順次に堆積させ、へｌ配線１４用
のコンタクト孔（図示せず）をＢＰＳＧ膜２５膜下５ｉ
Ｏｚ膜２４等に開口した後、ＢＰＳＧ膜２５膜下５ロー
させる。
Ｇ膜２５膜下５ＶＤで順次に堆積させ、へｌ配線１４用
のコンタクト孔（図示せず）をＢＰＳＧ膜２５膜下５ｉ
Ｏｚ膜２４等に開口した後、ＢＰＳＧ膜２５膜下５ロー
させる。
その後、ＢＰＳＧ膜２５上２５上配線１４を形成し、更
にＴＥ０１ （テトラエチルオルソシリケート）を用い
たプラズマＣＶＤによるＳｉＯ□膜３４膜形４、ＳＯＧ
膜３５の塗布及びエッチハック並びにＴＥ０１を用いた
プラズマＣＶＤによるＳｉｎｇ膜３６膜形６を順次に行
って、へ！配線１４による段差を平滑化する。
にＴＥ０１ （テトラエチルオルソシリケート）を用い
たプラズマＣＶＤによるＳｉＯ□膜３４膜形４、ＳＯＧ
膜３５の塗布及びエッチハック並びにＴＥ０１を用いた
プラズマＣＶＤによるＳｉｎｇ膜３６膜形６を順次に行
って、へ！配線１４による段差を平滑化する。
次に、厚さ１０００人程度０種−５ｉＮＩｌｉ ２７を
２５０°Ｃ程度の温度のプラグ？ ＣＶ Ｄ テｓｉＯ
，膜３６上に堆積させ、このＰ−ＳｉＮ膜２膜上７上ニ
ＰＳＧ膜１５ＶＤで堆積させる。
２５０°Ｃ程度の温度のプラグ？ ＣＶ Ｄ テｓｉＯ
，膜３６上に堆積させ、このＰ−ＳｉＮ膜２膜上７上ニ
ＰＳＧ膜１５ＶＤで堆積させる。
そして、Ａｎ配線１２用のコンタクト孔（図示せず）を
ＰＳＧ膜１膜上５−５ｉＮ膜２７及びＳｉｎｇ膜３６膜
形６等に開口する。
ＰＳＧ膜１膜上５−５ｉＮ膜２７及びＳｉｎｇ膜３６膜
形６等に開口する。
その後、ＰＳＧＭｌ ５上にＡｌ配線１２を形成し、更
にパッシベーション膜であるＰ−ＳｉＮ膜１１を形成し
て、積み上げＣＭＯ３型Ｏ３ＡＭであるこの第３実施例
を完成させる。
にパッシベーション膜であるＰ−ＳｉＮ膜１１を形成し
て、積み上げＣＭＯ３型Ｏ３ＡＭであるこの第３実施例
を完成させる。
以上の様な第３実施例では、パッシベーション膜である
Ｐ−ＳｉＮ膜１１とは別に且っＰＳＧ膜１膜上５も下層
に、水素供給膜であるＰ−ＳｉＮ膜２７が配されている
。
Ｐ−ＳｉＮ膜１１とは別に且っＰＳＧ膜１膜上５も下層
に、水素供給膜であるＰ−ＳｉＮ膜２７が配されている
。
従って、Ｐ−ＳｉＮ膜２７から供給された水素がＰＳＧ
膜１膜上５害されることなく多結晶Ｓｉ膜１３まで拡散
し、薄膜トランジスタのチャネル用であるこの多結晶Ｓ
ｉ膜１３が十分に水素化される。
膜１膜上５害されることなく多結晶Ｓｉ膜１３まで拡散
し、薄膜トランジスタのチャネル用であるこの多結晶Ｓ
ｉ膜１３が十分に水素化される。
しかも、ＰＳＧ膜１膜上５積させるためのＣＶＤ時の高
い温度によって、この堆積時間中にＰ−５ｉＮ膜２７か
ら水素が効果的に解離する。従って、このことによって
も、多結晶Ｓｉ膜１３が十分に水素化される。
い温度によって、この堆積時間中にＰ−５ｉＮ膜２７か
ら水素が効果的に解離する。従って、このことによって
も、多結晶Ｓｉ膜１３が十分に水素化される。
なお、第１図〜第３図には図示されていないが、上述の
第１〜第３実施例の何れにおいても、５４基板１６に形
成したバルクトランジスタと多結晶Ｓｉ膜１３との間に
、減圧ＣＶＤによってＳｉＮ膜が形成されている。
第１〜第３実施例の何れにおいても、５４基板１６に形
成したバルクトランジスタと多結晶Ｓｉ膜１３との間に
、減圧ＣＶＤによってＳｉＮ膜が形成されている。
これは、バルクトランジスタに水素が過剰に導入される
と、ホットキャリアの注入によるトラップがゲート酸化
膜中に発生し易くなるので、減圧ＣＶＤによるＳｉＮ膜
によって水素の拡散を防止するためである。
と、ホットキャリアの注入によるトラップがゲート酸化
膜中に発生し易くなるので、減圧ＣＶＤによるＳｉＮ膜
によって水素の拡散を防止するためである。
本発明による半導体メモリでは、メモリセルのフリップ
フロップの負荷素子である薄膜トランジスタのオン／オ
フ電流化を高めることができるので、消費電力を低減さ
せ且つデータ保持特性を向上させることができる。
フロップの負荷素子である薄膜トランジスタのオン／オ
フ電流化を高めることができるので、消費電力を低減さ
せ且つデータ保持特性を向上させることができる。
第１図は本発明の第１実施例の製造工程を順次に示す側
断面図、第２図及び第３図は夫々第２及び第３実施例の
側断面図である。 第４図は本発明の一実施例の側断面図である。 なお、図面に用いられた符号において、１１．２７−・
−−−一−−−・・Ｐ−３ｉＮ膜１３−・−・・・−・
−−−−−−−・・−多結晶Ｓｉ膜である。
断面図、第２図及び第３図は夫々第２及び第３実施例の
側断面図である。 第４図は本発明の一実施例の側断面図である。 なお、図面に用いられた符号において、１１．２７−・
−−−一−−−・・Ｐ−３ｉＮ膜１３−・−・・・−・
−−−−−−−・・−多結晶Ｓｉ膜である。
Claims (1)
- 【特許請求の範囲】 薄膜トランジスタを負荷素子とするフリップフロップ
を用いてメモリセルが構成されている半導体メモリにお
いて、 前記薄膜トランジスタとパッシベーション膜との間に水
素供給膜が配されている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294003A JPH04167466A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294003A JPH04167466A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167466A true JPH04167466A (ja) | 1992-06-15 |
Family
ID=17801987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294003A Pending JPH04167466A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410960B1 (en) | 1993-05-21 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Hybrid integrated circuit component |
-
1990
- 1990-10-31 JP JP2294003A patent/JPH04167466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410960B1 (en) | 1993-05-21 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Hybrid integrated circuit component |
| KR100351399B1 (ko) * | 1993-05-21 | 2002-09-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 혼성 집적 회로의 제조방법 |
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