JPH04167562A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH04167562A JPH04167562A JP29492890A JP29492890A JPH04167562A JP H04167562 A JPH04167562 A JP H04167562A JP 29492890 A JP29492890 A JP 29492890A JP 29492890 A JP29492890 A JP 29492890A JP H04167562 A JPH04167562 A JP H04167562A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体装置に係り、特に静電誘導サイリスタと
ＭＯＳＦＥＴとを組合せた複合型半導体装置に関するも
のである。
ＭＯＳＦＥＴとを組合せた複合型半導体装置に関するも
のである。
Ｂ９発明の概要
本発明は、静電誘導サイリスタ（Ｓｌサイリスタ）とＭ
ＯＳＦＥＴをカスコード接続（従続接続）してなる複合
型半導体装置において、 ＭＯＳＦＥＴのソースとＳｌサイリスタのゲート間にコ
ンデンサを有するバイアス回路を接続することにより、 高速動作が可能で低損失の複合型半導体装置を得る。
ＯＳＦＥＴをカスコード接続（従続接続）してなる複合
型半導体装置において、 ＭＯＳＦＥＴのソースとＳｌサイリスタのゲート間にコ
ンデンサを有するバイアス回路を接続することにより、 高速動作が可能で低損失の複合型半導体装置を得る。
Ｃ１従来の技術
近年電力用半導体の分野では応用装置の高効率化、低騒
音化の観点から高周波化に対応できるデバイスの要求が
高まっている。静電誘導サイリスタ（以下、Ｓｌサイリ
スタという）は他の電力用半導体に比べ、優れた高周波
特性が認められている。しかしながらＳｌサイリスタは
、ターンオフ時にゲートから大電流を引き抜く必要があ
り、ゲート回路が他の半導体よりも複雑になるという欠
点かあった。そこでＳｌサイリスタのカソードをｎチャ
ンネルＭＯＳＦＥＴのトレインにＳｌサイリスタのゲー
トを、ｎチャンネルＭＯＳＦＥＴのソースに接続（カス
コード接続）することにより、高速のＳｌサイリスタを
電圧制御型デバイスとして簡単に駆動できるという報告
（Ｂ、 Ｊ、 ＢａｌｉｇａＳｏｌｉｄ −Ｓｔ、
Ｅｌｅｃｔｒｏｎ ２５．Ｎｏ、 ５． Ｐ Ｐ
３４５−３５３．１９８２）がなされている。
音化の観点から高周波化に対応できるデバイスの要求が
高まっている。静電誘導サイリスタ（以下、Ｓｌサイリ
スタという）は他の電力用半導体に比べ、優れた高周波
特性が認められている。しかしながらＳｌサイリスタは
、ターンオフ時にゲートから大電流を引き抜く必要があ
り、ゲート回路が他の半導体よりも複雑になるという欠
点かあった。そこでＳｌサイリスタのカソードをｎチャ
ンネルＭＯＳＦＥＴのトレインにＳｌサイリスタのゲー
トを、ｎチャンネルＭＯＳＦＥＴのソースに接続（カス
コード接続）することにより、高速のＳｌサイリスタを
電圧制御型デバイスとして簡単に駆動できるという報告
（Ｂ、 Ｊ、 ＢａｌｉｇａＳｏｌｉｄ −Ｓｔ、
Ｅｌｅｃｔｒｏｎ ２５．Ｎｏ、 ５． Ｐ Ｐ
３４５−３５３．１９８２）がなされている。
第５図〜第７図はこの種の従来の複合型半導体装置の等
価回路を示すもので、第５図において１は静電誘導サイ
リスタ（Ｓｌサイリスタ）、２はＭＯＳＦＥＴで、ＳＩ
サイリスタｌのカソードＩＫにはＭＯＳＦＥＴ２のドレ
イン２Ｄが接続され、Ｓｌサイリスタ１のゲー）ＩＧに
はＭＯＳＦＥＴ２のソース２Ｓが接続され、Ｓｌサイリ
スタｌとＭＯＳＦＥＴ２はカスコード接続されている。
価回路を示すもので、第５図において１は静電誘導サイ
リスタ（Ｓｌサイリスタ）、２はＭＯＳＦＥＴで、ＳＩ
サイリスタｌのカソードＩＫにはＭＯＳＦＥＴ２のドレ
イン２Ｄが接続され、Ｓｌサイリスタ１のゲー）ＩＧに
はＭＯＳＦＥＴ２のソース２Ｓが接続され、Ｓｌサイリ
スタｌとＭＯＳＦＥＴ２はカスコード接続されている。
ＩＡはＳｌサイリスタ１のアノード、２ＧはＭＯＳＦＥ
Ｔのゲートである。また、第６図で３はＳｌサイリスタ
ｌのゲートＩＧとＭＯＳＦＥＴ２のソース２８間に接続
されたダイオードである。さらに、第７図で４は同じ＜
ＳｌサイリスタｌのゲートｌＧとＭＯＳＦＥＴ２（７）
７一ス２Ｓ間に接続されたツェナーダイオードである。
Ｔのゲートである。また、第６図で３はＳｌサイリスタ
ｌのゲートＩＧとＭＯＳＦＥＴ２のソース２８間に接続
されたダイオードである。さらに、第７図で４は同じ＜
ＳｌサイリスタｌのゲートｌＧとＭＯＳＦＥＴ２（７）
７一ス２Ｓ間に接続されたツェナーダイオードである。
Ｄ１発明が解決しようとする課題
第５図に示すようなＭＯＳＦＥＴ２のオン、オフによっ
てのみＳｌサイリスタ１をオン、オフさせる（Ｓｌサイ
リスタをオン、オフさせるための特別のゲート電流を流
さない）構成のカスコード接続方法においては、Ｓｌサ
イリスタ２としてゲート逆バイアスを印加しない状態で
はダイオードの順方向特性と同様の特性を示す完全ノー
マリオン型のＳｌサイリスタが要求される。
てのみＳｌサイリスタ１をオン、オフさせる（Ｓｌサイ
リスタをオン、オフさせるための特別のゲート電流を流
さない）構成のカスコード接続方法においては、Ｓｌサ
イリスタ２としてゲート逆バイアスを印加しない状態で
はダイオードの順方向特性と同様の特性を示す完全ノー
マリオン型のＳｌサイリスタが要求される。
ゲートバイアスを印加しない状態である程度の電圧をブ
ロックするようなノーマリ・オフあるいはノーマリ・オ
ンとオフの中間的な特性を示すデバイスを使用すると、
第５図のようなカスコード接続では、オン特性が著しく
悪くなるか、全くオンしないようになり、オンさせるた
めにゲート電流か必要になる。しかし、完全にノーマリ
オン型のＳｌサイリスタは、ノーマリオフ型のＳｌサイ
リスタに比べて、同じゲート逆電圧でブロックできるア
ノード電圧の大きさが小さくなる。
ロックするようなノーマリ・オフあるいはノーマリ・オ
ンとオフの中間的な特性を示すデバイスを使用すると、
第５図のようなカスコード接続では、オン特性が著しく
悪くなるか、全くオンしないようになり、オンさせるた
めにゲート電流か必要になる。しかし、完全にノーマリ
オン型のＳｌサイリスタは、ノーマリオフ型のＳｌサイ
リスタに比べて、同じゲート逆電圧でブロックできるア
ノード電圧の大きさが小さくなる。
普通、ノーマリオン型Ｓｌサイリスタでは、１０００Ｖ
のアノード電圧をブロックするのに１００Ｖ以上のゲー
ト電圧を必要とする。このためＭＯＳＦＥＴの耐電圧も
１００ｖ以上にする必要がある。ＭＯＳＦＥＴのオン抵
抗は耐圧の２．５乗に比例するため、ＭＯＳＦＥＴの耐
電圧を増すことは、カスコード接続の際の定常損失が上
昇することになる。したがって、第５図のカスコード接
続のデバイスの耐電圧を上げるためにはＭＯＳＦＥＴの
耐電圧も上げる必要があり、このため１０００Ｖ以上の
デバイスを第５図のカスコード接続により構成すること
は損失面から実用上困難であった。
のアノード電圧をブロックするのに１００Ｖ以上のゲー
ト電圧を必要とする。このためＭＯＳＦＥＴの耐電圧も
１００ｖ以上にする必要がある。ＭＯＳＦＥＴのオン抵
抗は耐圧の２．５乗に比例するため、ＭＯＳＦＥＴの耐
電圧を増すことは、カスコード接続の際の定常損失が上
昇することになる。したがって、第５図のカスコード接
続のデバイスの耐電圧を上げるためにはＭＯＳＦＥＴの
耐電圧も上げる必要があり、このため１０００Ｖ以上の
デバイスを第５図のカスコード接続により構成すること
は損失面から実用上困難であった。
一方、第６図に示すようにＳｌサイリスタ１のゲートＩ
ＧとＭＯＳＦＥＴ２のソース２８間にダイオード３を順
方向に接続したものや、第７図に示すようにツェナーダ
イオード４を逆方向に挿入したカスコード接続も考えら
れているが、これらの場合にはターンオン時にダイオー
ド３のビルトイン電圧あるいはツェナーダイオード４の
ゼナー電圧がオンゲート電圧としてＳｌサイリスタｌに
加わるので、ノーマリオフに近い。したがって、小さな
ゲート逆バイアスで大きなアノード電圧をブロックでき
るＳｌサイリスタにもカスコード接続か適用できるよう
になった。しかしながら、この構成でも比較的にターン
オン時間が長くなる問題があった。
ＧとＭＯＳＦＥＴ２のソース２８間にダイオード３を順
方向に接続したものや、第７図に示すようにツェナーダ
イオード４を逆方向に挿入したカスコード接続も考えら
れているが、これらの場合にはターンオン時にダイオー
ド３のビルトイン電圧あるいはツェナーダイオード４の
ゼナー電圧がオンゲート電圧としてＳｌサイリスタｌに
加わるので、ノーマリオフに近い。したがって、小さな
ゲート逆バイアスで大きなアノード電圧をブロックでき
るＳｌサイリスタにもカスコード接続か適用できるよう
になった。しかしながら、この構成でも比較的にターン
オン時間が長くなる問題があった。
さらに別の問題として、第７図のカスコード接続の場合
のターンオン時のアノード電流・電圧波形およびＭＯＳ
ＦＥＴのドレイン・ソース間に印加される電圧波形の一
例を第８図に示すが、ＭＯＳＦＥＴのドレイン・ソース
間に印加される電圧Ｖｏｓは、ターンオフ初期に一度大
きくはね上がり、その後はぼ一定の値を示すようになる
。このターンオフ初期の電圧のはね上がりはＳｌサイリ
スタのゲートとＭＯＳＦＥＴのソース間のインダクタン
ス分とこの間を流れる電流のｄＩ／ｄｔにより決まるも
のであり、ＭＯＳＦＥＴを高速動作させるほど上記サー
ジ電圧の値は大きくなる。このサージ電圧によりカスコ
ード接続時にＭＯＳＦＥＴが破壊しないように、ＭＯＳ
ＦＥＴの耐圧を増す必要がある。このことは結果として
第５図のカスコード接続の場合と同様デバイスの損失を
大きくすることになるため、実用上１ｏｏｏｖ以上のデ
バイスを第６図や第７図の方法で構成することも困難で
あった。
のターンオン時のアノード電流・電圧波形およびＭＯＳ
ＦＥＴのドレイン・ソース間に印加される電圧波形の一
例を第８図に示すが、ＭＯＳＦＥＴのドレイン・ソース
間に印加される電圧Ｖｏｓは、ターンオフ初期に一度大
きくはね上がり、その後はぼ一定の値を示すようになる
。このターンオフ初期の電圧のはね上がりはＳｌサイリ
スタのゲートとＭＯＳＦＥＴのソース間のインダクタン
ス分とこの間を流れる電流のｄＩ／ｄｔにより決まるも
のであり、ＭＯＳＦＥＴを高速動作させるほど上記サー
ジ電圧の値は大きくなる。このサージ電圧によりカスコ
ード接続時にＭＯＳＦＥＴが破壊しないように、ＭＯＳ
ＦＥＴの耐圧を増す必要がある。このことは結果として
第５図のカスコード接続の場合と同様デバイスの損失を
大きくすることになるため、実用上１ｏｏｏｖ以上のデ
バイスを第６図や第７図の方法で構成することも困難で
あった。
本発明は上述の問題点に鑑みてなされたもので、その目
的はＳｌサイリスタとＭＯＳＦＥＴとをオスコード接続
したものにおいて高速スイッチング動作が可能にして低
損失の複合型半導体装置を提供することである。
的はＳｌサイリスタとＭＯＳＦＥＴとをオスコード接続
したものにおいて高速スイッチング動作が可能にして低
損失の複合型半導体装置を提供することである。
８０課題を解決するための手段
本発明は、上記目的を達成するために、静電誘導サイリ
スタのカソードをＭＯＳＦＥＴのドレインに接続し、前
記静電誘導サイリスタのアノードを第１の電極とし、前
記静電誘導サイリスタのゲートをＭＯＳＦＥＴのソース
に接続して外部へ取り出す第２の電極とするとともに、
前記ＭＯＳＦＥＴのゲートを第３の電極とする複合型半
導体装置において、前記静電誘導サイリスタのゲートと
ＭＯＳＦＥＴのソース間にコンデンサを有するバイアス
回路を接続する。
スタのカソードをＭＯＳＦＥＴのドレインに接続し、前
記静電誘導サイリスタのアノードを第１の電極とし、前
記静電誘導サイリスタのゲートをＭＯＳＦＥＴのソース
に接続して外部へ取り出す第２の電極とするとともに、
前記ＭＯＳＦＥＴのゲートを第３の電極とする複合型半
導体装置において、前記静電誘導サイリスタのゲートと
ＭＯＳＦＥＴのソース間にコンデンサを有するバイアス
回路を接続する。
Ｆ１作用
ＳｌサイリスタとＭＯＳＦＥＴをカスコード接続してな
る複合型半導体装置のターンオフ時に発生するＭＯＳＦ
ＥＴのサージ電圧をコンデンサにより吸収され、かつタ
ーンオン時にＳｌサイリスタのゲートにコンデンサから
ゲート電流が供給される。
る複合型半導体装置のターンオフ時に発生するＭＯＳＦ
ＥＴのサージ電圧をコンデンサにより吸収され、かつタ
ーンオン時にＳｌサイリスタのゲートにコンデンサから
ゲート電流が供給される。
Ｇ、実施例
以下に本発明の実施例を第１図〜第４図を参照しながら
説明する。
説明する。
第１図は本発明の第１実施例による復命型半導体装置を
示すもので、この第１実施例による３端子後合型半導体
装置においては、Ｓｌサイリスタ１のアノードＩＡを第
１の電極５Ａとし、Ｓｌサイリスタ１のカソードＩＫを
ＭＯＳＦＥＴ２のドレイン２Ｄに接続し、上記Ｓｌサイ
リスタ１のゲートＩＧをＭＯＳＦＥＴ２のソース２Ｓに
接続して外部へ取り出す第２の電極５Ｂとすると共に、
上記ＭＯＳＦＥＴ２のゲート２Ｇを第３の電極５Ｃとす
るものにおいて、Ｓｌサイリスタ１のゲートＩＧとＭＯ
ＳＦＥＴ２のソース２８間にノくイアス手段として抵抗
６を接続しこの抵抗６にコンデンサ７が並列に接続して
バイアス回路８を構成する。
示すもので、この第１実施例による３端子後合型半導体
装置においては、Ｓｌサイリスタ１のアノードＩＡを第
１の電極５Ａとし、Ｓｌサイリスタ１のカソードＩＫを
ＭＯＳＦＥＴ２のドレイン２Ｄに接続し、上記Ｓｌサイ
リスタ１のゲートＩＧをＭＯＳＦＥＴ２のソース２Ｓに
接続して外部へ取り出す第２の電極５Ｂとすると共に、
上記ＭＯＳＦＥＴ２のゲート２Ｇを第３の電極５Ｃとす
るものにおいて、Ｓｌサイリスタ１のゲートＩＧとＭＯ
ＳＦＥＴ２のソース２８間にノくイアス手段として抵抗
６を接続しこの抵抗６にコンデンサ７が並列に接続して
バイアス回路８を構成する。
第１の電極５Ａ側が正電位に、第２の電極５Ｂ側か負電
位となるように電圧が印加されている場合、ゲートＩＧ
とカッーＦＩＫ間にゲートｌＧが負電位となる向きに電
圧を印加しない時は導通状態となる（ノーマリオン形素
子で、ゲートに信号を付勢しないとき導通状態となる）
。
位となるように電圧が印加されている場合、ゲートＩＧ
とカッーＦＩＫ間にゲートｌＧが負電位となる向きに電
圧を印加しない時は導通状態となる（ノーマリオン形素
子で、ゲートに信号を付勢しないとき導通状態となる）
。
他方ゲートＩＧとカソードＩＫ間にゲートＩＧが負電位
となる向きに電圧を印加するとアノード電流の一部がゲ
ート領域を通ってゲート電極から掃き出されると共にチ
ャンネル部に電荷の少ない高抵抗の空乏層（空間電荷層
）が形成されて阻止状態となる。
となる向きに電圧を印加するとアノード電流の一部がゲ
ート領域を通ってゲート電極から掃き出されると共にチ
ャンネル部に電荷の少ない高抵抗の空乏層（空間電荷層
）が形成されて阻止状態となる。
すなわち、Ｓ、Ｉサイリスタｌをターンオンさせるには
、ゲートｌＧに印加した逆電圧を取り除けばチャンネル
にダイオード電流が流れてターンオンする。また、導通
状態にあるアノード電流をターンオフ（阻止状態）する
には、ゲートＩＧに逆電圧を印加して、チャンネルを高
抵抗の空乏層で閉塞する。
、ゲートｌＧに印加した逆電圧を取り除けばチャンネル
にダイオード電流が流れてターンオンする。また、導通
状態にあるアノード電流をターンオフ（阻止状態）する
には、ゲートＩＧに逆電圧を印加して、チャンネルを高
抵抗の空乏層で閉塞する。
ＭＯ８Ｒ−ＥＴ２とＳｌサイリスタ１は所定の周期でオ
ン、オフし、第１の電極５ＡからＳＩサイリスタｌとＭ
ＯＳＦＥＴ２を通して主電流が流れる。このときバイア
ス回路８のコンデンサ７に電荷か充電される。Ｓｌサイ
リスタ１かターンオフすると、コンデンサ７の電荷は抵
抗６を通して放電し、ゲートＩＧが正電位になりＳｌサ
イリスタｌは再びターンオンする。Ｓｌサイリスタ１の
ターンオフ時にＭＯＳＦＥＴ２のドレイン２Ｄとソース
２８間の電圧Ｖ。Ｓが急激に上昇しそのピーク電圧ＶＤ
ＳＰが発生するが、このピーク電圧ｖｏｓｐはコンデン
サ７によって吸収される。
ン、オフし、第１の電極５ＡからＳＩサイリスタｌとＭ
ＯＳＦＥＴ２を通して主電流が流れる。このときバイア
ス回路８のコンデンサ７に電荷か充電される。Ｓｌサイ
リスタ１かターンオフすると、コンデンサ７の電荷は抵
抗６を通して放電し、ゲートＩＧが正電位になりＳｌサ
イリスタｌは再びターンオンする。Ｓｌサイリスタ１の
ターンオフ時にＭＯＳＦＥＴ２のドレイン２Ｄとソース
２８間の電圧Ｖ。Ｓが急激に上昇しそのピーク電圧ＶＤ
ＳＰが発生するが、このピーク電圧ｖｏｓｐはコンデン
サ７によって吸収される。
第２図は本発明の第２実施例による複合型半導体装置を
示すもので、ＳＩサイリスタｌのゲートＩＧとＭＯＳＦ
ＥＴ２のソース２８間に、ダイオード３を順方向に直列
接続すると共にコンデンサ７を接続したものである。Ｓ
ｌサイリスタ１が夕−ンオフすると、コンデンサ７の充
電電荷がダイオード３を通して放電され、ＳＩサイリス
タｌのゲートＩＧにはダイオード３のビルトイン電圧が
ゲート信号として印加されるためＳｌサイリスク１は再
びターンオンする。ＳＩサイリスタｌのターンオフ時に
発生するドレイン２Ｄとソース２５間のピーク電圧Ｖｏ
ｓｐはコンデンサ７によって吸収される。
示すもので、ＳＩサイリスタｌのゲートＩＧとＭＯＳＦ
ＥＴ２のソース２８間に、ダイオード３を順方向に直列
接続すると共にコンデンサ７を接続したものである。Ｓ
ｌサイリスタ１が夕−ンオフすると、コンデンサ７の充
電電荷がダイオード３を通して放電され、ＳＩサイリス
タｌのゲートＩＧにはダイオード３のビルトイン電圧が
ゲート信号として印加されるためＳｌサイリスク１は再
びターンオンする。ＳＩサイリスタｌのターンオフ時に
発生するドレイン２Ｄとソース２５間のピーク電圧Ｖｏ
ｓｐはコンデンサ７によって吸収される。
第３図は本発明の第３実施例による複合型半導体装置を
示すもので、この第３実施例においてはＳｌサイリスク
１のゲートＩＧとＭＯＳＦＥＴ２のソース２８間に、ツ
ェナーダイオード４を逆方向に直列接続すると共にコン
デンサ７を接続してバイアス回路８を形成している。Ｓ
ｌサイリスタ１がターンオフすると、コンデンサに充電
されている電荷がツェナーダイオード４を通して放電し
、そのツェナー電圧によってＳｌサイリスク１が再びタ
ーンオンされる。
示すもので、この第３実施例においてはＳｌサイリスク
１のゲートＩＧとＭＯＳＦＥＴ２のソース２８間に、ツ
ェナーダイオード４を逆方向に直列接続すると共にコン
デンサ７を接続してバイアス回路８を形成している。Ｓ
ｌサイリスタ１がターンオフすると、コンデンサに充電
されている電荷がツェナーダイオード４を通して放電し
、そのツェナー電圧によってＳｌサイリスク１が再びタ
ーンオンされる。
第４図は第３図に示した実施例に基づいてコンデンサ７
の容量を種々変化させた時のサージ電圧の大きさを、サ
ージ電圧ＶＤＳＰと完全にオフ状態に達した時のＭＯＳ
ＦＥＴ２のドレイン２Ｄとソース２８間の電圧Ｖ。、の
比でもって示した測定例である。
の容量を種々変化させた時のサージ電圧の大きさを、サ
ージ電圧ＶＤＳＰと完全にオフ状態に達した時のＭＯＳ
ＦＥＴ２のドレイン２Ｄとソース２８間の電圧Ｖ。、の
比でもって示した測定例である。
第４図から明らかなように、コンデンサ容量を増すにつ
れてサージ電圧Ｖｏｓｐの値は低下することが分かる。
れてサージ電圧Ｖｏｓｐの値は低下することが分かる。
この例では、コンデンサ容量か０．００５μＦの時には
、約２０％、サージ電圧を低減することができる。コン
デンサ容量が０．０４μＦになるとサージ電圧ＶＤＳＰ
とオフ状態のドレイン・ソース間に印加される電圧Ｖｏ
ｓの比が１となりサージ電圧が認められなくなる。
、約２０％、サージ電圧を低減することができる。コン
デンサ容量が０．０４μＦになるとサージ電圧ＶＤＳＰ
とオフ状態のドレイン・ソース間に印加される電圧Ｖｏ
ｓの比が１となりサージ電圧が認められなくなる。
一方、コンデンサ容量を大きくするとコンデンサ自体の
損失が大きくなる。一般に、コンデンサンデンサの容量
、■はコンデンサに印加される電圧、ｆは動作周波数で
ある。） コンデンサを用いないでＭＯＳＦＥＴの耐圧をサージ電
圧以上に高める従来の方法を用いた場合には、前述のよ
うにＭＯＳＦＥＴの定常損失か増大する。この損失の増
分はＩ丁ＸΔＶ ７． ｘ ｄｕｔｙで表されるが、本
発明ではこの分の定常損失を低減できる。（ここでＩ、
はオン電流、ΔＶ？うはＭＯＳＦＥＴのオーン電圧の増
分である。） また、本発明によれば、ターンオン時にコンデンサから
ゲート電流が供給されるため、従来の方法に比へてター
ンオンが改善され、ターンオン損失が１０％以上低減さ
れる。結局コンデンサを入れたことによる損失の増大は
定常損失の低減で相殺あるいはそれ以上の損失低減効果
がある。
損失が大きくなる。一般に、コンデンサンデンサの容量
、■はコンデンサに印加される電圧、ｆは動作周波数で
ある。） コンデンサを用いないでＭＯＳＦＥＴの耐圧をサージ電
圧以上に高める従来の方法を用いた場合には、前述のよ
うにＭＯＳＦＥＴの定常損失か増大する。この損失の増
分はＩ丁ＸΔＶ ７． ｘ ｄｕｔｙで表されるが、本
発明ではこの分の定常損失を低減できる。（ここでＩ、
はオン電流、ΔＶ？うはＭＯＳＦＥＴのオーン電圧の増
分である。） また、本発明によれば、ターンオン時にコンデンサから
ゲート電流が供給されるため、従来の方法に比へてター
ンオンが改善され、ターンオン損失が１０％以上低減さ
れる。結局コンデンサを入れたことによる損失の増大は
定常損失の低減で相殺あるいはそれ以上の損失低減効果
がある。
なお、第１図〜第３図に示すコンデンサ７に直列に振動
防止用無誘導抵抗を接続しても、上述の各実施例のもの
と同様な効果が得られる。
防止用無誘導抵抗を接続しても、上述の各実施例のもの
と同様な効果が得られる。
第２図、第３図のカスコード接続を用い、コンデンサ容
量として０．０１μＦ〜０．０４μＦの最適値を用いれ
ばサージ電圧の発生を抑えかつコンデンサ自体の損失を
抑制できるため、１００ＯＶ以上の耐圧を持つＳｌサイ
リスクのカスコード接続が低損失で実現可能となる。
量として０．０１μＦ〜０．０４μＦの最適値を用いれ
ばサージ電圧の発生を抑えかつコンデンサ自体の損失を
抑制できるため、１００ＯＶ以上の耐圧を持つＳｌサイ
リスクのカスコード接続が低損失で実現可能となる。
Ｈ１発明の効果
本発明は、上述の如くであって、Ｓｌサイリスタのゲー
トとＭＯＳＦＥＴのゲート間にコンデンサを含むバイア
ス回路を接続することによりカスコード接続のターンオ
フ時に発生するサージ電圧を抑制でき、定常損失の小さ
い複合型半導体装置の実現が可能である。
トとＭＯＳＦＥＴのゲート間にコンデンサを含むバイア
ス回路を接続することによりカスコード接続のターンオ
フ時に発生するサージ電圧を抑制でき、定常損失の小さ
い複合型半導体装置の実現が可能である。
また、本発明は、コンデンサにチャージされた電荷がタ
ーンオン時にゲート電流としてゲートに流れるため、従
来方法のカスコード接続では動作が困難であったノーマ
リオフ型のＳｌサイリスタに対してもカスコード接続が
可能となる。一般にノーマリオフ型Ｓｌサイリスタはノ
ーマリオン型Ｓｌサイリスタに比べ小さなゲート電圧で
大きなアノード・カソード間電圧をブロックできる能力
がある。このため、本発明のカスコード接続しノーマリ
オフ型のＳｌサイリスタを適用すれば高耐圧のＳｒサイ
リスタのカスコード接続が容易に構成できる。
ーンオン時にゲート電流としてゲートに流れるため、従
来方法のカスコード接続では動作が困難であったノーマ
リオフ型のＳｌサイリスタに対してもカスコード接続が
可能となる。一般にノーマリオフ型Ｓｌサイリスタはノ
ーマリオン型Ｓｌサイリスタに比べ小さなゲート電圧で
大きなアノード・カソード間電圧をブロックできる能力
がある。このため、本発明のカスコード接続しノーマリ
オフ型のＳｌサイリスタを適用すれば高耐圧のＳｒサイ
リスタのカスコード接続が容易に構成できる。
第１図は本発明の第１実施例による複合型半導体装置の
回路図、第２図は本発明の第２実施例による複合型半導
体装置の回路図、第３図は本発明の第３実施例による複
合型半導体装置の回路図、第４図は第３図の複合型半導
体装置の特性図、第５図は従来の複合型半導体装置の回
路図、第６図は従来の他の複合型半導体装置の回路図、
第７図は従来のさらに他の複合型半導体装置の回路図、
第８図は第７図の複合型半導体装置の特性図である。 ■・・・静電誘導サイリスタ、ＩＡ・・・アノード、１
Ｋ・・・カソード、ＩＧ−、ゲート、２−ＭＯＳＦＥＴ
。 ２Ｄ・・・ドレイペ ２ Ｓ 、−、ソース、２Ｇ・・
・ゲート、３・・・ダイオード、４・・・ツェナーダイ
オード、５Ａ・・・第１の電極、５ Ｂ １第２の電極
、５ｃ・・・第３の電極、６・・抵抗、７・・・コンデ
ンサ、８・・・バイアス回路。 外１名 第１図 実施例 第２図 第３図 実施例 実施例第４図 コノデノサ容量（μＦ）
回路図、第２図は本発明の第２実施例による複合型半導
体装置の回路図、第３図は本発明の第３実施例による複
合型半導体装置の回路図、第４図は第３図の複合型半導
体装置の特性図、第５図は従来の複合型半導体装置の回
路図、第６図は従来の他の複合型半導体装置の回路図、
第７図は従来のさらに他の複合型半導体装置の回路図、
第８図は第７図の複合型半導体装置の特性図である。 ■・・・静電誘導サイリスタ、ＩＡ・・・アノード、１
Ｋ・・・カソード、ＩＧ−、ゲート、２−ＭＯＳＦＥＴ
。 ２Ｄ・・・ドレイペ ２ Ｓ 、−、ソース、２Ｇ・・
・ゲート、３・・・ダイオード、４・・・ツェナーダイ
オード、５Ａ・・・第１の電極、５ Ｂ １第２の電極
、５ｃ・・・第３の電極、６・・抵抗、７・・・コンデ
ンサ、８・・・バイアス回路。 外１名 第１図 実施例 第２図 第３図 実施例 実施例第４図 コノデノサ容量（μＦ）
Claims (4)
- （１）静電誘導サイリスタのカソードをＭＯＳＦＥＴの
ドレインに接続し、前記静電誘導サイリスタのアノード
を第１の電極とし、前記静電誘導サイリスタのゲートを
ＭＯＳＦＥＴのソースに接続して外部へ取り出す第２の
電極とするとともに、前記ＭＯＳＦＥＴのゲートを第３
の電極とする複合型半導体装置において、前記静電誘導
サイリスタのゲートとＭＯＳＦＥＴのソース間にコンデ
ンサを有するバイアス回路を接続して構成したことを特
徴とする複合型半導体装置。 - （２）前記バイアス回路が前記コンデンサに並列接続さ
れた抵抗を有する請求項第１項記載の複合型半導体装置
。 - （３）前記バイアス回路が前記コンデンサに並列接続さ
れたダイオードを有する請求項第１項記載の複合型半導
体装置。 - （４）前記バイアス回路が前記コンデンサに並列接続さ
れたツェナーダイオードを有する請求項第１項記載の複
合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29492890A JPH04167562A (ja) | 1990-10-31 | 1990-10-31 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29492890A JPH04167562A (ja) | 1990-10-31 | 1990-10-31 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167562A true JPH04167562A (ja) | 1992-06-15 |
Family
ID=17814081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29492890A Pending JPH04167562A (ja) | 1990-10-31 | 1990-10-31 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2259608A (en) * | 1991-09-13 | 1993-03-17 | Fuji Electric Co Ltd | Power switching semiconductor device including SI thyristor and MOSFET connected in cascade |
-
1990
- 1990-10-31 JP JP29492890A patent/JPH04167562A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2259608A (en) * | 1991-09-13 | 1993-03-17 | Fuji Electric Co Ltd | Power switching semiconductor device including SI thyristor and MOSFET connected in cascade |
| US5357125A (en) * | 1991-09-13 | 1994-10-18 | Fuji Electric Co., Ltd. | Power switching semiconductor device including SI thyristor and MOSFET connected in cascade |
| GB2259608B (en) * | 1991-09-13 | 1995-08-30 | Fuji Electric Co Ltd | Power switching semiconductor device including si thyristor and mosfet connected in cascade |
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