JPH04168556A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPH04168556A JPH04168556A JP29586690A JP29586690A JPH04168556A JP H04168556 A JPH04168556 A JP H04168556A JP 29586690 A JP29586690 A JP 29586690A JP 29586690 A JP29586690 A JP 29586690A JP H04168556 A JPH04168556 A JP H04168556A
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 10
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ制御方式に関し、特にＤＭＡ転送機能を
有する入出力装置のＤＭＡ動作中におけるＣＰＵからの
アクセスに対するＤＭＡ制御方式〔従来の技術〕 従来技術によるＤＭＡ制御方式について図面を参照して
説明する。第４図は従来技術によるＤＭＡ制御方式を用
いた入出力ボードのブロック図、第５図は従来技術によ
る中央処理装置ボードのブロック図、第６図は従来技術
によるＤＭＡ制御方式のタイムチャートである。そして
、第４図の入出力ボードＩＯＢと第５図の中央処理装置
ボードＣＰＵＢとはシステムバス５ＢＵＳのデータシス
テムバスＤＳＢＵＳで連結されている。入出力ボードＩ
ＯＢの周辺デバイスにＦＤに対して、ＤＭＡ転送スター
ト命令を中央処理装置ＣＰＵが発行すると（タイムチャ
ートに示さず）、周辺デバイスＰＤは、ＤＭＡコントロ
ーラＤＭＡＣに対してＤＭＡ転送要求ＤＭＡＲＱ （Ｐ
ＤＲＱと等しい）を出力する。入出力コントローラＩＯ
Ｃは、ＤＭＡ転送のためのバス獲得要求ｌ０ＢＲＥＱを
システムバス５ＢＵＳのコントロールバスＣ３ＢＵＳに
圧力すると共に、メモリアクセスの為のアドレスＤＡＤ
ＤＲＥＳＳをアドレスバスＡＢＵＳ３にバス占有率を改
善するため出力するが、アドレスバッファＡＢＵＦ２の
ゲートはまだ開かれていないので、アドレスバスＡＢＵ
Ｓ２には出力されない。
有する入出力装置のＤＭＡ動作中におけるＣＰＵからの
アクセスに対するＤＭＡ制御方式〔従来の技術〕 従来技術によるＤＭＡ制御方式について図面を参照して
説明する。第４図は従来技術によるＤＭＡ制御方式を用
いた入出力ボードのブロック図、第５図は従来技術によ
る中央処理装置ボードのブロック図、第６図は従来技術
によるＤＭＡ制御方式のタイムチャートである。そして
、第４図の入出力ボードＩＯＢと第５図の中央処理装置
ボードＣＰＵＢとはシステムバス５ＢＵＳのデータシス
テムバスＤＳＢＵＳで連結されている。入出力ボードＩ
ＯＢの周辺デバイスにＦＤに対して、ＤＭＡ転送スター
ト命令を中央処理装置ＣＰＵが発行すると（タイムチャ
ートに示さず）、周辺デバイスＰＤは、ＤＭＡコントロ
ーラＤＭＡＣに対してＤＭＡ転送要求ＤＭＡＲＱ （Ｐ
ＤＲＱと等しい）を出力する。入出力コントローラＩＯ
Ｃは、ＤＭＡ転送のためのバス獲得要求ｌ０ＢＲＥＱを
システムバス５ＢＵＳのコントロールバスＣ３ＢＵＳに
圧力すると共に、メモリアクセスの為のアドレスＤＡＤ
ＤＲＥＳＳをアドレスバスＡＢＵＳ３にバス占有率を改
善するため出力するが、アドレスバッファＡＢＵＦ２の
ゲートはまだ開かれていないので、アドレスバスＡＢＵ
Ｓ２には出力されない。
入出力ボードＪＯＢがシステムバス５ＢＵＳのバス獲得
要求信号ｌ０ＢＲＥＱを出力する前に、中央処理装置ボ
ードＣＰＵＢがアクセスの為にシステムバス５ＢＵＳの
バス獲得要求ＣＰＵＢＲＥＱを出カスると、システムバ
ス５ＢＵＳが獲得された事を示す信号ＣＰＵＢＡＣＫが
中央処理装置ボードＣＰＵＢに対して入力される。バス
を獲得した中央処理装置ボードＣＰＵは、システムバス
５ＥＵＳヘアドレスバスＡＳＢＵＳに対してアドレスバ
スＡＢＵＳＯを介して、アドレスＣＡＤＤＲＥＳＳを出
力し、入出力制御装置ＩＯＢのアドレスバスＡＢＵＳ
ｌに転送され、更にアドレスバッファＡＢＵＦＩを経由
してアドレスバスＡＢＵＳ２に転送される。ここで、中
央処理装置ＣＰＵが入出力制御装置ＩＯＢのＤＭＡコン
トローラＤＭＡ Ｃを周辺デバイスとしてアクセスした
場合、アドレスバッファＡＢＵＦ２のゲートが開き、ア
ドレスバスＡＢＵＳ３に転送されるが、ＤＭＡコントロ
ーラＤＭＡＣは既にアドレス値ＤＡＤＤＲＥＳＳを出力
しているため、アドレス値がぶつかってしまう。
要求信号ｌ０ＢＲＥＱを出力する前に、中央処理装置ボ
ードＣＰＵＢがアクセスの為にシステムバス５ＢＵＳの
バス獲得要求ＣＰＵＢＲＥＱを出カスると、システムバ
ス５ＢＵＳが獲得された事を示す信号ＣＰＵＢＡＣＫが
中央処理装置ボードＣＰＵＢに対して入力される。バス
を獲得した中央処理装置ボードＣＰＵは、システムバス
５ＥＵＳヘアドレスバスＡＳＢＵＳに対してアドレスバ
スＡＢＵＳＯを介して、アドレスＣＡＤＤＲＥＳＳを出
力し、入出力制御装置ＩＯＢのアドレスバスＡＢＵＳ
ｌに転送され、更にアドレスバッファＡＢＵＦＩを経由
してアドレスバスＡＢＵＳ２に転送される。ここで、中
央処理装置ＣＰＵが入出力制御装置ＩＯＢのＤＭＡコン
トローラＤＭＡ Ｃを周辺デバイスとしてアクセスした
場合、アドレスバッファＡＢＵＦ２のゲートが開き、ア
ドレスバスＡＢＵＳ３に転送されるが、ＤＭＡコントロ
ーラＤＭＡＣは既にアドレス値ＤＡＤＤＲＥＳＳを出力
しているため、アドレス値がぶつかってしまう。
このため通常は、入出力制御装置ＩＯＢ上にＤＭＡ動作
中すなわちＤＭＡ動作中を示す信号ＤＭＡが“１″のと
きに、中央処理装置ＣＰＵが入出力制御装置ＩＯＢに対
してアクセスを行なった場合、工／ＯコントローラＩＯ
Ｃは、割込みコントローラＰＩＣに対してＤＭＡ動作中
に中央処理装置ＣＰＵが、入出力制御装置ＩＯＢに対し
てアクセスを行なった事を示す異常割込み信号ｌ０ＥＲ
Ｒを出力し、これにより割込みコントローラＰ工Ｃはシ
ステムバス５ＢＵＳに対し、割込み信号工ＮＴを出力し
、中央処理装置ＣＰＵに対して割込み要求を行なう。
中すなわちＤＭＡ動作中を示す信号ＤＭＡが“１″のと
きに、中央処理装置ＣＰＵが入出力制御装置ＩＯＢに対
してアクセスを行なった場合、工／ＯコントローラＩＯ
Ｃは、割込みコントローラＰＩＣに対してＤＭＡ動作中
に中央処理装置ＣＰＵが、入出力制御装置ＩＯＢに対し
てアクセスを行なった事を示す異常割込み信号ｌ０ＥＲ
Ｒを出力し、これにより割込みコントローラＰ工Ｃはシ
ステムバス５ＢＵＳに対し、割込み信号工ＮＴを出力し
、中央処理装置ＣＰＵに対して割込み要求を行なう。
上述した従来のＤＭＡ制御方式では、ＤＭＡ動作中でか
つ入出力制御装置がバスを獲得する前にＤＭＡコントロ
ーラがアドレス値を出力するため、この入出力制御装置
、特にＤＭＡコントローラを周辺デバイスとしてアクセ
スした場合ＤＭＡコントローラの出力したアドレス値と
、中央処理装置の出力したアドレス値とがぶつがってし
まうので、ソフトウェアにてＤＭＡ動作中の入出力制御
装置に対して、アクセスしないようにしなければならず
、ソフトウェアが複雑になったり処理時間が長くなると
いう欠点がある。また、何らがの原因で中央処理装置が
ＤＭＡ動作中のＩｌｏをアクセスした場合、アドレスが
ぶつかってしまうので誤動作してしまうという欠点があ
る。
つ入出力制御装置がバスを獲得する前にＤＭＡコントロ
ーラがアドレス値を出力するため、この入出力制御装置
、特にＤＭＡコントローラを周辺デバイスとしてアクセ
スした場合ＤＭＡコントローラの出力したアドレス値と
、中央処理装置の出力したアドレス値とがぶつがってし
まうので、ソフトウェアにてＤＭＡ動作中の入出力制御
装置に対して、アクセスしないようにしなければならず
、ソフトウェアが複雑になったり処理時間が長くなると
いう欠点がある。また、何らがの原因で中央処理装置が
ＤＭＡ動作中のＩｌｏをアクセスした場合、アドレスが
ぶつかってしまうので誤動作してしまうという欠点があ
る。
本発明のＤＭＡ制御装置は、情報処理装置のシステムバ
スに接続され該情報処理装置のメインメモリを中央処理
装置（以下「ＣＰＵ」と記す）を介さずにアクセスする
ダイレクトメモリアクセス（以下「ＤＭＡＪと記す）機
能を有する入出力制御装置（以下「工／Ｏ」と記す）に
おいて、ＤＭＡ転送開始から定められた回数のＤＭＡ転
送が終了したことを示す割り込みが発生するまでの間（
この応対を以下「ＤＭＡ動作中」と記す）でかつ前記Ｉ
／Ｏが前記システムバスを獲得する前で該Ｉ／Ｏ内のＤ
ＭＡコントローラがアドレスを出力している間に前記Ｃ
ＰＵが前記Ｉ／Ｏをアクセスした場合に、該アクセスが
無効であることを検出するアクセス無効検出手段と、該
アクセスが無効であることをアクセス無効検出する手段
の検出結果は、前記ＤＭＡコントローラのアドレス出力
終了で解除され、更に前記ＤＭＡ動作中でかつ前記ＤＭ
Ａコントローラがアドレスを出力している間に前記ＣＰ
Ｕが前記Ｉ／Ｏをアクセスした場合にその後の前記Ｉ／
Ｏに接続される周辺デバイスからのＤＭＡ転送要求を一
時的に無視する転送要求無視手段と、該無視され禮後述
する保留された前記ＣＰＵからのアクセスが再度実施さ
れたときに解除される。
スに接続され該情報処理装置のメインメモリを中央処理
装置（以下「ＣＰＵ」と記す）を介さずにアクセスする
ダイレクトメモリアクセス（以下「ＤＭＡＪと記す）機
能を有する入出力制御装置（以下「工／Ｏ」と記す）に
おいて、ＤＭＡ転送開始から定められた回数のＤＭＡ転
送が終了したことを示す割り込みが発生するまでの間（
この応対を以下「ＤＭＡ動作中」と記す）でかつ前記Ｉ
／Ｏが前記システムバスを獲得する前で該Ｉ／Ｏ内のＤ
ＭＡコントローラがアドレスを出力している間に前記Ｃ
ＰＵが前記Ｉ／Ｏをアクセスした場合に、該アクセスが
無効であることを検出するアクセス無効検出手段と、該
アクセスが無効であることをアクセス無効検出する手段
の検出結果は、前記ＤＭＡコントローラのアドレス出力
終了で解除され、更に前記ＤＭＡ動作中でかつ前記ＤＭ
Ａコントローラがアドレスを出力している間に前記ＣＰ
Ｕが前記Ｉ／Ｏをアクセスした場合にその後の前記Ｉ／
Ｏに接続される周辺デバイスからのＤＭＡ転送要求を一
時的に無視する転送要求無視手段と、該無視され禮後述
する保留された前記ＣＰＵからのアクセスが再度実施さ
れたときに解除される。
更に前記システムバスにおいて前記ＣＰＵのアクセスが
無効であることを前記ＣＰＵに通知する無効通知手段と
、前記ＣＰＵにおいて前記Ｉ／Ｏをアクセスし、該工／
Ｏのアクセスが無効であった場合前記Ｉ／Ｏ上のＤＭＡ
コントローラの７ドレス出力終了まで前記Ｉ／Ｏのアク
セスを保留し、前記ＤＭＡコントローラのアドレス出力
終了後に前記Ｉ／）Ｏのアクセスを再度実施するアクセ
ス再度実施手段とを備えて構成される。
無効であることを前記ＣＰＵに通知する無効通知手段と
、前記ＣＰＵにおいて前記Ｉ／Ｏをアクセスし、該工／
Ｏのアクセスが無効であった場合前記Ｉ／Ｏ上のＤＭＡ
コントローラの７ドレス出力終了まで前記Ｉ／Ｏのアク
セスを保留し、前記ＤＭＡコントローラのアドレス出力
終了後に前記Ｉ／）Ｏのアクセスを再度実施するアクセ
ス再度実施手段とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＤＭＡ制御方式を用いた入
出力ボードのブロック図、第２図は本実施例の中央処理
装置ボードのブロック図、第３図は本実施例のＤＭＡ制
御方式を用いたシステムのタイムチャートである。
出力ボードのブロック図、第２図は本実施例の中央処理
装置ボードのブロック図、第３図は本実施例のＤＭＡ制
御方式を用いたシステムのタイムチャートである。
周辺デバイスＰＤに対してＤＭＡ転送スタート命令を中
央処理装置ＣＰＵが発行すると（タイムチャートに示さ
ず）、周辺デバイスＰＤは、ＤＭＡ転送要求信号ＰＤＲ
Ｑを出力する。この信号は、ＤＭＡ動作中に中央処理装
置ＣＰＵが入出力制御装置工ＯＢをアクセスした事を示
す信号ＤＭＡ ＩＯＣの反転信号と論理積演算がなさｈ
、中央処理装置ＣＰＵが入出力制御装置工○Ｂをアクセ
スしていない場合、信号ＤＭＡｌ０Ｃは“０”であり反
転すると“１”であるのでＤＭＡコントローラＤＭＡＣ
に対してＤＭＡ転送要求信号ＤＭＡＲＱが入力される。
央処理装置ＣＰＵが発行すると（タイムチャートに示さ
ず）、周辺デバイスＰＤは、ＤＭＡ転送要求信号ＰＤＲ
Ｑを出力する。この信号は、ＤＭＡ動作中に中央処理装
置ＣＰＵが入出力制御装置工ＯＢをアクセスした事を示
す信号ＤＭＡ ＩＯＣの反転信号と論理積演算がなさｈ
、中央処理装置ＣＰＵが入出力制御装置工○Ｂをアクセ
スしていない場合、信号ＤＭＡｌ０Ｃは“０”であり反
転すると“１”であるのでＤＭＡコントローラＤＭＡＣ
に対してＤＭＡ転送要求信号ＤＭＡＲＱが入力される。
工／ＯコントローラＩＯＣはＤＭＡ転送のためのバス獲
得要求ｌ０ＢＲＥＱをシステムバス５ＢＵＳのコントロ
ールバスＣ３ＢＵＳに出力すると共に、ＤＭＡコントロ
ーラＤＭＡＣはアドレスを出力することを示す信号ＤＡ
ＥＮを出力し、更にメモリアクセスの為のアドレスＤＡ
ＤＤＲＥＳＳをアドレスＡＢＵＳ３にバス占有率を改善
するため出力するが、アドレスバッファＡＢＵＦ２のゲ
ートはまだ開かれていないのでアドレスバスＡＢＵＳ２
には出力されない。
得要求ｌ０ＢＲＥＱをシステムバス５ＢＵＳのコントロ
ールバスＣ３ＢＵＳに出力すると共に、ＤＭＡコントロ
ーラＤＭＡＣはアドレスを出力することを示す信号ＤＡ
ＥＮを出力し、更にメモリアクセスの為のアドレスＤＡ
ＤＤＲＥＳＳをアドレスＡＢＵＳ３にバス占有率を改善
するため出力するが、アドレスバッファＡＢＵＦ２のゲ
ートはまだ開かれていないのでアドレスバスＡＢＵＳ２
には出力されない。
入出力制御装置ＩＯＢがシステムバス５ＢＵＳのバス獲
得要求信号ｌ０ＢＲＥＱを出力する前に、中央処理装置
ボードＣＰＵＢがアクセスの為にシステムバス５ＢＵＳ
のバス獲得要求ＣＰＵＢＲＥＱを出力すると、・システ
ムバス５ＢＵＳが獲得された事を示す信号ＣＰＵＢＡＣ
ＫがＣＰＵボードＣＰＵＢに対して入力される。
得要求信号ｌ０ＢＲＥＱを出力する前に、中央処理装置
ボードＣＰＵＢがアクセスの為にシステムバス５ＢＵＳ
のバス獲得要求ＣＰＵＢＲＥＱを出力すると、・システ
ムバス５ＢＵＳが獲得された事を示す信号ＣＰＵＢＡＣ
ＫがＣＰＵボードＣＰＵＢに対して入力される。
バスを獲得した中央処理装置ボードＣＰＵＢは、システ
ムバス５ＢＵＳのアドレスバスＡＳＢＵＳに対して、ア
ドレスバスＡＢＵＳＯを介してアドレスＣＡＤＤＲＥＳ
Ｓを出力し、入出力制御装置／ＯＢのアドレスバスＡＢ
ＵＳに転送され、更にアドレスバッファＡＢＵＦｌを経
由して、アドレスバスＡＢＵＳ２に転送さｈる。
ムバス５ＢＵＳのアドレスバスＡＳＢＵＳに対して、ア
ドレスバスＡＢＵＳＯを介してアドレスＣＡＤＤＲＥＳ
Ｓを出力し、入出力制御装置／ＯＢのアドレスバスＡＢ
ＵＳに転送され、更にアドレスバッファＡＢＵＦｌを経
由して、アドレスバスＡＢＵＳ２に転送さｈる。
その後、中央処理装置ＣＰＵがアクセスのコマンド（第
３図の場合読み出しとしている）ＩＯＲＣを出力すると
、入出力制御装置のＩ／ＯコントローラＩＯＣに入力さ
れるが、ＤＭＡ：ｒントｐ−ラが７ドレスを出力してい
るので（ＤＡＥＮが“１″であるので）、ＤＭＡコント
ローラがアドレス出力中にＣＰＵからのアクセスがあっ
た事を示す信号ＨＬＤＩＯＣ及びＤＭＡ Ｉ ＯＣがＩ
ＯＣから出力される。
３図の場合読み出しとしている）ＩＯＲＣを出力すると
、入出力制御装置のＩ／ＯコントローラＩＯＣに入力さ
れるが、ＤＭＡ：ｒントｐ−ラが７ドレスを出力してい
るので（ＤＡＥＮが“１″であるので）、ＤＭＡコント
ローラがアドレス出力中にＣＰＵからのアクセスがあっ
た事を示す信号ＨＬＤＩＯＣ及びＤＭＡ Ｉ ＯＣがＩ
ＯＣから出力される。
信号ＨＬＤＩＯＣは、システムバス５ＢＵＳのコントロ
ールバスＣ３ＢＵＳを経由して、中央処理装置ボードＣ
ＰＵＢのバス・アービタコントローラＢＡＣに入力され
る。バス・アービタコントローラＢＡＣは、ＤＭＡコン
トローラＤＭＡＣがアドレス出力中にＣＰＵからのアク
セスがあった事を示す信号ＨＬＤＩＯＣ入力で、アクセ
スが無効であったと認識し、アクセスを保留としてシス
テムバス５ＢＵＳを開放する。
ールバスＣ３ＢＵＳを経由して、中央処理装置ボードＣ
ＰＵＢのバス・アービタコントローラＢＡＣに入力され
る。バス・アービタコントローラＢＡＣは、ＤＭＡコン
トローラＤＭＡＣがアドレス出力中にＣＰＵからのアク
セスがあった事を示す信号ＨＬＤＩＯＣ入力で、アクセ
スが無効であったと認識し、アクセスを保留としてシス
テムバス５ＢＵＳを開放する。
次に人ａ力制御装置ＩＯＢがシステムバスを獲得し、Ｄ
ＭＡ転送をしたのち、ＤＭＡコントローラＤＭＡＣがア
ドレス出力している事を示す信号ＤＡＥＮが“０”にな
り、ＤＭＡコントｐ−ラＤＭＡＣがアドレス出力中に中
央処理装置ＣＰＵからのアクセスがあった事を示す信号
ＨＬＤＩＯＣは同時に“０′になるが、信号ＤＭＡＣは
“１″のままである。
ＭＡ転送をしたのち、ＤＭＡコントローラＤＭＡＣがア
ドレス出力している事を示す信号ＤＡＥＮが“０”にな
り、ＤＭＡコントｐ−ラＤＭＡＣがアドレス出力中に中
央処理装置ＣＰＵからのアクセスがあった事を示す信号
ＨＬＤＩＯＣは同時に“０′になるが、信号ＤＭＡＣは
“１″のままである。
中央処理装置ボードＣＰＵＢのバス・アービタ・コント
ローラＢＡＣは、入出力制御装置ＩＯＢのＤＭＡコント
ローラＤＭＡＣのアドレス出力中に中央処理装置ＣＰＵ
のアクセスがあったこトラ示す信号ＨＬＤＩＯＣが“０
″になると、保留していたアクセスを再実行する。
ローラＢＡＣは、入出力制御装置ＩＯＢのＤＭＡコント
ローラＤＭＡＣのアドレス出力中に中央処理装置ＣＰＵ
のアクセスがあったこトラ示す信号ＨＬＤＩＯＣが“０
″になると、保留していたアクセスを再実行する。
このとき、周辺デバイスＦＤがＤＭＡ転送要求ＰＤＲＱ
を出力しても信号ＤＭＡ工ＯＣは１″であり反転は“０
”になり、ＤＭＡコントローラＤＭＡＣに対してＤＭＡ
転送要求信号ＤＭＡＲＱは入力されず、したがってＤＭ
ＡコントローラＤＭＡＣはアドレス値を圧力しない。中
央処理装置ＣＰＵのアクセスが終了すると信号ＤＭＡ
Ｉ ＯＣは“Ｏ″になり、周辺デバイスＰＤがＤＭＡ転
送要求ＰＤＲＱを出力すると、ＤＭＡコント四−ラに対
してＤＭＡ転送要求ＤＭＡＲＱが入力される。
を出力しても信号ＤＭＡ工ＯＣは１″であり反転は“０
”になり、ＤＭＡコントローラＤＭＡＣに対してＤＭＡ
転送要求信号ＤＭＡＲＱは入力されず、したがってＤＭ
ＡコントローラＤＭＡＣはアドレス値を圧力しない。中
央処理装置ＣＰＵのアクセスが終了すると信号ＤＭＡ
Ｉ ＯＣは“Ｏ″になり、周辺デバイスＰＤがＤＭＡ転
送要求ＰＤＲＱを出力すると、ＤＭＡコント四−ラに対
してＤＭＡ転送要求ＤＭＡＲＱが入力される。
また、中央処理装置ボードＣＰＵＢ上のバスアービタコ
ントローラＢＡＣは、中央処理装置ＣＰＵに対してアク
セスが終了した事を示す信号ＣＰＵＲＤＹを出力する。
ントローラＢＡＣは、中央処理装置ＣＰＵに対してアク
セスが終了した事を示す信号ＣＰＵＲＤＹを出力する。
以上説明した様に本発明は、入出力制御装置上のＤＭＡ
コントローラは、入出力制御装置がバス獲得していない
ときに、ＣＰＵのアクセスがあった場合、その旨ＣＰＵ
に知らせ、そのアクセスを保留しＤＭＡコントローラの
アドレス値出力終了時に保留したアクセスを再実行し、
アクセス保留中は、周辺デバイスからのＤＭＡ転送要求
を一時無視することによって、アドレス値のぶつかリヲ
防止することができるのでＣＰＵのＤＭＡ動作中という
ことを意識することなくＤＭＡ動作中の入出力制御装置
をアクセスすることができ、ソフトウェアが簡単になり
処理速度を早められるという効果がある。また、アドレ
ス値がぶつかるということがなくなるので誤動作するこ
とがなくなり、信頼性が向上するという効果がある。
コントローラは、入出力制御装置がバス獲得していない
ときに、ＣＰＵのアクセスがあった場合、その旨ＣＰＵ
に知らせ、そのアクセスを保留しＤＭＡコントローラの
アドレス値出力終了時に保留したアクセスを再実行し、
アクセス保留中は、周辺デバイスからのＤＭＡ転送要求
を一時無視することによって、アドレス値のぶつかリヲ
防止することができるのでＣＰＵのＤＭＡ動作中という
ことを意識することなくＤＭＡ動作中の入出力制御装置
をアクセスすることができ、ソフトウェアが簡単になり
処理速度を早められるという効果がある。また、アドレ
ス値がぶつかるということがなくなるので誤動作するこ
とがなくなり、信頼性が向上するという効果がある。
第１図は本発上実施例のＤＭＡ制御方式を用いた入出力
制御装置のブロック図、第２図は本実施例の中央処理装
置ボードのブロック図、第３図は本実施例のＤＭＡ制御
方式のタイムチャート、第４図は従来技術によるＤＭＡ
制御方式を用いた入出力ボードのブロック図、第５図は
従来技術による中央処理装置ボードのブロック図、第６
図は従来技術によるＤＭＡ制御方式のタイムチャートで
ある。 ＩＯＢ・・・・・・入出力ボード、ＰＤ・・・・・・周
辺デバイス、ＤＭＡＣ・・・・・・ＤＭＡコントローラ
、ＩＯＣ・・・・・・入出力コントローラ、ＩＢＵＦＩ
・ＡＢＵＦ２・・・・・・アドレスバッファ、ＡＢＵＳ
０−ＡＢＵＳｌ・ＡＢＵＳ２・ＡＢＵＳ３・・・・・
・アドレスバス、５ＢＵＳ・・・・・・システムバス、
ＡＳＥＵＳ・・・・・・システムバスのアドレスバス、
Ｃ３ＢＵＳ・・・・・・システムバスのフントロールバ
ス、ＤＳＢＵＳ・・・・・・システムバスのデータバス
、ＰＩＣ・・・・・・割込みコントローラ、ＢＡＣ・・
・・・・バス・アービタコント四−ラ、ＣＰＵＢ・・・
・・・中央処理装置ボード、ＣＰＵ・・・・・・中央処
理装置、ＰＤＲＱ・・・・・・周辺デバイスのＤＭＡ転
送要求信号、ＤＭＡＲＱ・・・・・・ＤＭＡコントロー
ラに入力されるＤＭＡ転送要求信号、ＤＭＡ・・・・・
・ＤＭＡ動作中を示す信号、ＤＡＥＮ・・・・・・ＤＭ
Ａコントローラがアドレス値を出力していることを示す
信号、ＤＡＤＤＲＥＳＳ・・・・・・ＤＭＡコントロー
ラの出力するアドレス値、工○ＢＲＥＱ・・・・・・入
出力制御装置のシステムバス獲得要求信号、ｌ０ＢＡＣ
Ｋ・・・・・・入出力制御装置がバスを獲得したことを
示す信号、ＣＰＵＢＲＥＱ・・・・・・中央処理装置の
バス獲得要求信号、ＣＰＵＢＡＣＫ・・・・・・中央処
理装置がバスを獲得した事を示す信号、ｌ０ＷＣ・・・
・・・システムバス上の書込み命令、ｌ０ＲＣ・・・・
・・システムバス上の読比し命令、ＣＰＵｌ０Ｗ・・・
・・・中央処理装置の書込み命令、ＣＰＵｌＯＲ・・・
・・・中央処理装置の読出し命令、ＣＰＵＲＤＹ・・・
・・・ＣＰＵのアクセスが正常に終了したことを示す信
号、ＤＭＡ ＩＱＣ，Ｅ（ＬＤＩＯＣ・・・・・・ＤＭ
Ａコントローラが７ドレスを出力している時に中央処理
装置からのアクセスがあった事を示す信号、ｌ０ＥＲＲ
・・・・・・ＤＭＡ動作中に中央処理装置からのアクセ
スがあった事を示す異常割込み信号、ＩＮＴ・・・・・
・割込み信号、ＣＡＤＤＲＥＳＳ・・・・・・中央処理
装置の出力するアドレス値。 代理人 弁理士 内 原 音
制御装置のブロック図、第２図は本実施例の中央処理装
置ボードのブロック図、第３図は本実施例のＤＭＡ制御
方式のタイムチャート、第４図は従来技術によるＤＭＡ
制御方式を用いた入出力ボードのブロック図、第５図は
従来技術による中央処理装置ボードのブロック図、第６
図は従来技術によるＤＭＡ制御方式のタイムチャートで
ある。 ＩＯＢ・・・・・・入出力ボード、ＰＤ・・・・・・周
辺デバイス、ＤＭＡＣ・・・・・・ＤＭＡコントローラ
、ＩＯＣ・・・・・・入出力コントローラ、ＩＢＵＦＩ
・ＡＢＵＦ２・・・・・・アドレスバッファ、ＡＢＵＳ
０−ＡＢＵＳｌ・ＡＢＵＳ２・ＡＢＵＳ３・・・・・
・アドレスバス、５ＢＵＳ・・・・・・システムバス、
ＡＳＥＵＳ・・・・・・システムバスのアドレスバス、
Ｃ３ＢＵＳ・・・・・・システムバスのフントロールバ
ス、ＤＳＢＵＳ・・・・・・システムバスのデータバス
、ＰＩＣ・・・・・・割込みコントローラ、ＢＡＣ・・
・・・・バス・アービタコント四−ラ、ＣＰＵＢ・・・
・・・中央処理装置ボード、ＣＰＵ・・・・・・中央処
理装置、ＰＤＲＱ・・・・・・周辺デバイスのＤＭＡ転
送要求信号、ＤＭＡＲＱ・・・・・・ＤＭＡコントロー
ラに入力されるＤＭＡ転送要求信号、ＤＭＡ・・・・・
・ＤＭＡ動作中を示す信号、ＤＡＥＮ・・・・・・ＤＭ
Ａコントローラがアドレス値を出力していることを示す
信号、ＤＡＤＤＲＥＳＳ・・・・・・ＤＭＡコントロー
ラの出力するアドレス値、工○ＢＲＥＱ・・・・・・入
出力制御装置のシステムバス獲得要求信号、ｌ０ＢＡＣ
Ｋ・・・・・・入出力制御装置がバスを獲得したことを
示す信号、ＣＰＵＢＲＥＱ・・・・・・中央処理装置の
バス獲得要求信号、ＣＰＵＢＡＣＫ・・・・・・中央処
理装置がバスを獲得した事を示す信号、ｌ０ＷＣ・・・
・・・システムバス上の書込み命令、ｌ０ＲＣ・・・・
・・システムバス上の読比し命令、ＣＰＵｌ０Ｗ・・・
・・・中央処理装置の書込み命令、ＣＰＵｌＯＲ・・・
・・・中央処理装置の読出し命令、ＣＰＵＲＤＹ・・・
・・・ＣＰＵのアクセスが正常に終了したことを示す信
号、ＤＭＡ ＩＱＣ，Ｅ（ＬＤＩＯＣ・・・・・・ＤＭ
Ａコントローラが７ドレスを出力している時に中央処理
装置からのアクセスがあった事を示す信号、ｌ０ＥＲＲ
・・・・・・ＤＭＡ動作中に中央処理装置からのアクセ
スがあった事を示す異常割込み信号、ＩＮＴ・・・・・
・割込み信号、ＣＡＤＤＲＥＳＳ・・・・・・中央処理
装置の出力するアドレス値。 代理人 弁理士 内 原 音
Claims (1)
- 【特許請求の範囲】 情報処理装置のシステムバスに接続され該情報処理装置
のメインメモリを中央処理装置（以下「ＣＰＵ」と記す
）を介さずにアクセスするダイレクトメモリアクセス（
以下「ＤＭＡ」と記す）機能を有する入出力制御装置（
以下「Ｉ／Ｏ」と記す）において、ＤＭＡ転送開始から
定められた回数のＤＭＡ転送が終了したことを示す割り
込みが発生するまでの間（この応対を以下「ＤＭＡ動作
中」と記す）でかつ前記Ｉ／Ｏが前記システムバスを獲
得する前で該Ｉ／Ｏ内のＤＭＡコントローラがアドレス
を出力している間に前記ＣＰＵが前記Ｉ／Ｏをアクセス
した場合に、該アクセスが無効であることを検出するア
クセス無効検出手段と、該アクセスが無効であることを
アクセス無効検出する手段の検出結果は、前記ＤＭＡコ
ントローラのアドレス出力終了で解除され、更に前記Ｄ
ＭＡ動作中でかつ前記ＤＭＡコントローラがアドレスを
出力している間に前記ＣＰＵが前記Ｉ／Ｏをアクセスし
た場合にその後の前記Ｉ／Ｏに接続される周辺デバイス
からのＤＭＡ転送要求を一時的に無視する転送要求無視
手段と、該無視された後述する保留された前記ＣＰＵか
らのアクセスが再度実施されたときに解除される。 更に前記システムバスにおいて前記ＣＰＵのアクセスが
無効であることを前記ＣＰＵに通知する無効通知手段と
、前記ＣＰＵにおいて前記Ｉ／Ｏをアクセスし、該Ｉ／
Ｏのアクセスが無効であった場合前記Ｉ／Ｏ上のＤＭＡ
コントローラのアドレス出力終了まで前記Ｉ／Ｏのアク
セスを保留し、前記ＤＭＡコントローラのアドレス出力
終了後に前記Ｉ／Ｏのアクセスを再度実施するアクセス
再度実施手段とを備えて成ることを特徴とするＤＭＡ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586690A JPH04168556A (ja) | 1990-11-01 | 1990-11-01 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586690A JPH04168556A (ja) | 1990-11-01 | 1990-11-01 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168556A true JPH04168556A (ja) | 1992-06-16 |
Family
ID=17826200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29586690A Pending JPH04168556A (ja) | 1990-11-01 | 1990-11-01 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8810896B2 (en) | 2011-03-31 | 2014-08-19 | Ricoh Company, Ltd. | Rewritable recording medium, image recording set, and image recording method |
-
1990
- 1990-11-01 JP JP29586690A patent/JPH04168556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8810896B2 (en) | 2011-03-31 | 2014-08-19 | Ricoh Company, Ltd. | Rewritable recording medium, image recording set, and image recording method |
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