JPH05165763A

JPH05165763A - Ｄｍａコントローラ

Info

Publication number: JPH05165763A
Application number: JP35270191A
Authority: JP
Inventors: Kazuhisa Kima; 和久来間
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-12-16
Filing date: 1991-12-16
Publication date: 1993-07-02

Abstract

(57)【要約】【目的】バスサイクルに異常が発生しても、転送先のデ
ータを不必要に破壊することのない優れたＤＭＡコント
ローラを提供することを目的とする。【構成】例えばコンピュータに内蔵された複数の外部装
置が同一のバスを介して１サイクルごとにデータ転送す
る際に、例えばＤＭＡコントローラ３の検知手段３ａ
は、ＣＰＵ１及びＤＭＡコントローラ４のバスサイクル
状態をバスラインＬ３中のバスステータス信号を監視し
て正常／異常を検知する。停止手段３ｂは、検知手段３
ａがバスサイクル状態の異常を検出した時に、前記デー
タ転送の制御を停止する。停止決定手段３ｃは、前記停
止手段３ｂによる前記制御の停止を実行するか否かを任
意に決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ等の情報
機器に設けられ、データの転送を制御するために用いら
れるＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓ
ｓ）コントローラに関するものである。

【０００２】

【従来の技術】従来より、コンピュータ等の情報機器で
は、ＣＰＵの負担を減らしたり、処理速度の向上を図る
ためにデータの転送にはＤＭＡコントローラ（以下、Ｄ
ＭＡＣという）がよく用いられている。通常、ＤＭＡＣ
によるデータ転送を行う場合は、ＤＭＡＣにデータの転
送元、転送先、及びデータの転送量を指定し、ＤＭＡＣ
に対してデータの転送要求が発生するとデータの転送が
一定のサイクル単位で開始される。そして、データの転
送が終了すると、その終了を示す情報がＣＰＵ等に伝達
される。

【０００３】ＤＭＡＣがデータの転送を行っている最中
は、特にＣＰＵの監視下にあるわけではなく、データの
転送が終了するまで単独で動作していることが多い。こ
れは、ＣＰＵ及びＤＭＡＣがお互いに同じバスを占有す
るため、ＤＭＡＣによるデータの転送中にＣＰＵがＤＭ
ＡＣのステータスを監視することが困難となるからであ
る。逆に、ＤＭＡＣ自体もＣＰＵのバスサイクル（１サ
イクルごとのデータ転送処理）について特に監視を行っ
ていない。

【０００４】

【発明が解決しようとする課題】このような従来の情報
機器においては、ＣＰＵ及びＤＭＡＣが互いにバスサイ
クルの監視を行っていないため、相手のバスサイクル中
に何らかの異常が発生しても、ＤＭＡＣにはそれが認識
できない。そのため、例えばＣＰＵが暴走している可能
性があるにもかかわらず、ＤＭＡＣは、データの転送サ
イクルを実行してしまうという問題があった。さらに、
ＤＭＡＣによるバスサイクル中に異常が発生した場合で
も、ＤＭＡＣはその異常に対処する手段を持たないた
め、異常が発生しても強制的にデータの転送サイクルを
実行してしまう。

【０００５】こうした異常時のデータ転送サイクルによ
って、従来の情報機器では、データ転送先のメモリのデ
ータを不必要に破壊する恐れがあった。また、異常時の
データ転送がハードディスク等の補助記憶装置を対象に
したものであれば、それらのデータも破壊される可能性
があった。

【０００６】本発明は上記従来の問題点に鑑み、バスサ
イクルに異常が発生しても、転送先のデータを不必要に
破壊することのない優れたＤＭＡコントローラを提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】第１の発明は上記目的を
達成するために、情報機器に設けられた複数の外部装置
にバスを介して接続され、所定の外部装置間のデータ転
送の制御を行うＤＭＡコントローラにおいて、前記情報
機器における外部装置のバスサイクル状態を検知する検
知手段と、前記検知手段の検知結果に基づき、前記デー
タ転送の制御を停止する停止手段とを、備えたことを特
徴とする。

【０００８】第２の発明では、前記第１の発明におい
て、前記停止手段による前記制御の停止を実行するか否
かを任意に決定する停止決定手段を設けたことを特徴と
する。

【０００９】

【作用】第１の発明は、情報機器に設けられた複数の外
部装置が同一のバスを介して１サイクルごとにデータ転
送する際に、検知手段は、前記外部装置のバスサイクル
状態を監視して正常／異常を検知する。停止手段は、前
記検知手段がバスサイクル状態の異常を検出した時に、
前記データ転送の制御を停止する。

【００１０】第２の発明は、停止決定手段が前記停止手
段による前記制御の停止を実行するか否かを任意に決定
するので、不必要な停止を防ぐことができる。

【００１１】

【実施例】以下、図面を参照にして本発明の実施例を説
明する。

【００１２】図１は、本発明に係るＤＭＡコントローラ
の実施例を示すコンピュータシステムの概略構成図であ
る。

【００１３】このコンピュータシステムは、バスライン
Ｌ１，Ｌ２，Ｌ３を備えている。バスラインＬ１は、ア
ドレスを始めとしたデータアクセスに必要なバス制御信
号用のバスであり、バスラインＬ２はデータ転送用のバ
スである。さらに、バスラインＬ３はバスサイクルの状
態を示すバスステータス信号用のバスである。

【００１４】これらのバスラインＬ１，Ｌ２，Ｌ３に
は、ＣＰＵ１，メモリ２，ＤＭＡＣ３，４及び入出力装
置（以下、Ｉ／Ｏという）が接続されている。そのう
え、ＣＰＵ１、ＤＭＡＣ３及びＤＭＡＣ４間が信号線Ｌ
４，Ｌ５に、ＤＭＡＣ３及びＩ／Ｏ５間が信号線Ｌ６
に、ＤＭＡＣ４及びＩ／Ｏ６間が信号線Ｌ７にそれぞれ
接続されている。ここで、信号線Ｌ４はＣＰＵ１、ＤＭ
ＡＣ３，４の内、いずれがバスを占有するかを決定する
バス調停信号用に、信号線Ｌ５はＤＭＡＣ３，４がＣＰ
Ｕ１に対してデータ転送の終了や異常の発生等を知らせ
るための割込み要求信号用に、それぞれ使用される。加
えて、信号線Ｌ６，Ｌ７は、ＤＭＡＣ３及びＩ／Ｏ５間
とＤＭＡＣ４及びＩ／Ｏ６間とにおけるデータ転送時の
ＤＭＡリクエスト及び制御信号用に使用される。

【００１５】さらに、メモリ２及びＩ／Ｏ５，６は、Ｃ
ＰＵ１によってアクセス可能であり、ＤＭＡＣ３，４
は、ＣＰＵ１によりデータ転送に必要な情報がセットさ
れ、さらに、ＤＭＡＣ３がメモリ２とＩ／Ｏ５との間の
データ転送を行い、ＤＭＡＣ４はメモリ２とＩ／Ｏ６と
の間のデータ転送を行うようになっている。

【００１６】そのうえ、ＤＭＡＣ３，４には、検知手段
３ａ、停止手段３ｂ及び決定手段３ｃがそれぞれ備えら
れ、ＤＭＡＣ３の検知手段３ａは、自らのバスサイクル
の他に、ＣＰＵ１とＤＭＡＣ４とによるバスサイクル時
にもバスステータス信号によってバスサイクル情報を検
知し、同様にＤＭＡＣ４の検知手段３ａも、自らのバス
サイクルの他に、ＣＰＵ１とＤＭＡＣ３によるバスサイ
クル時もバスステータス信号によってバスサイクルの情
報を検知する。

【００１７】次に、以上ように構成されるコンピュータ
システムの動作を、図２を参照しつつ説明する。なお、
図２は、本実施例の動作フローチャートである。

【００１８】以下、ＤＭＡＣ３の制御により、Ｉ／Ｏ５
からメモリ２へデータを転送する場合の動作を例にとっ
て説明する。

【００１９】ＤＭＡＣ３に対し、データの転送元（Ｉ／
Ｏ５）、転送先（メモリ２）及びデータの転送量が指定
され、加えてＣＰＵ１等からデータの転送要求が発生す
ると、Ｉ／Ｏ５からメモリ２に対するバスサイクルが開
始され、Ｉ／Ｏ５からメモリ２へデータがバスラインＬ
１，Ｌ２，Ｌ３を介して１サイクル毎に転送される（ス
テップＳ１）。このとき、別のサイクルでバスラインＬ
１，Ｌ２，Ｌ３を共有して、ＤＭＡＣ４がＩ／Ｏ６から
メモリ２へのバスサイクルを行っており、ＣＰＵ１は、
これらの他の独自の処理動作を行っている。

【００２０】こうして、Ｉ／Ｏ５からメモリ２へデータ
転送が行われている間、ＤＭＡＣ３は、検知手段３ａを
用いてバスラインＬ３のステータス信号の情報内容を監
視して、実行中の自らのバスサイクル、ＣＰＵ１による
バスサイクル、及びＤＭＡＣ４によるバスサイクルの状
態の正常／異常を検知する（ステップＳ２）。

【００２１】ステップＳ２における監視中、バスステー
タス信号の内容が正常であれば、ステップＳ１，Ｓ２，
Ｓ３の処理を繰り返し、現行のバスサイクルが終了すれ
ば次のバスサイクルへ移行する。バスステータス信号の
内容が異常を示したときはステップＳ４へ進む（ステッ
プＳ３）。

【００２２】ステップＳ４では、異常の発生した現行の
バスサイクルが、自ら実行中のバスサイクル、すなわち
Ｉ／Ｏ５からメモリ２に対するデータ転送であるか否か
を判断する。自ら実行中のバスサイクルである場合はス
テップＳ５へ進み、その他のバスサイクルの場合はステ
ップＳ６へ進む。そして、ステップＳ５において、ＤＭ
ＡＣ３は、停止手段３ｂを用いて自らのバスサイクルを
終了させ、ステップＳ６で今後、自らのバスサイクルを
実行しないようにするため、イネーブル状態をディセー
ブル状態にする。

【００２３】さらに、ＤＭＡＣ３は、バスラインＬ４を
介してＣＰＵ１に対して割込み要求信号を送出して割込
みを行い、バスサイクルに異常が有りＤＭＡＣ４をディ
ゼーブルにしたことを通知する。これによって早急な正
常状態への復帰が可能となる。そして、その後のＤＭＡ
Ｃ３，４の動作は、ＣＰＵ１の処理に任せられ、その処
理はシステムの構成等に応じて決定される。

【００２４】また、ＤＭＡＣ４がＩ／Ｏ６からのデータ
をメモリ２へ転送する場合も、上述同様の動作を行う。
さらに、異常発生時に停止手段３ｂにより行われるデー
タ転送停止処理が不必要な場合には、停止決定手段３ｃ
により、該データ転送停止処理を禁止する。

【００２５】本実施例は、以上のような動作を行うの
で、異常なバスサイクルが発生した時、速やかにデータ
の転送サイクルを停止、中断することができる。これに
より、ＤＭＡＣ３，４によるデータ転送処理によってメ
モリ２中のデータが不用意に破壊されることがなくな
る。

【００２６】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例として例えば
次のようなものがある。

【００２７】（１）バスサイクル情報の検知及び異常時
の判断は、ＤＭＡＣの回路構成及びデバイスの制御手段
等によって決定されるものであり、例えば、ＤＭＡＣの
回路構成が、Ｉ／Ｏがデータアクセスされた時、そのデ
ータアクセス開始後から一定時間が経過してデータが有
効になり、その情報をアクセスした側に伝達するような
構成であれば、一定時間経過後にデータが有効となった
という情報が来なければ異常が発生したと考えられる。
このように、本実施例のような異常そのものを知らせる
バスステータス信号等を用いないで、異常を知らせるよ
うな構成も可能てある。

【００２８】（２）異常発生時のＤＭＡＣ３，４の停止
方法は、ＤＭＡＣ３，４の回路構成に依存するもので、
特に限定されない。また、上記実施例では、異常発生時
にＤＭＡＣ３，４を停止させたことをＣＰＵ１に知らせ
るようにしたが、これは任意であり、システムの構成に
よって決定される。

【００２９】（３）検知手段３ａにより、バスステータ
ス信号でバスサイクル状態の検知を行う際、バスステー
タス信号により監視される種々のバスサイクルの内、不
必要なバスサイクルを検知しないように構成することも
できる。

【００３０】（４）バスステータス信号に反映されるバ
スサイクルの情報は、ＣＰＵ１，ＤＭＡＣ３，４に関す
るバスサイクルの情報に限らない。

【００３１】（５）上記実施例では、バスラインＬ４を
介してＣＰＵ１に対して割込み要求信号を送出して割込
みを行い、バスサイクルに異常が有る旨を通知するよう
したが、このような通知を省略してもよい。

【００３２】（６）上記実施例の停止決定手段３ｃを省
略する構成も可能である。

【００３３】

【発明の効果】以上に説明したように、第１の発明によ
れば、バスを介して複数の外部装置にされ、所定の外部
装置間のデータ転送の制御を行うＤＭＡコントローラに
おいて、前記外部装置のバスサイクル状態を検知する検
知手段と、前記検知手段の検知結果に基づき、前記デー
タ転送の制御を停止する停止手段とを備えたので、異常
なバスサイクルが発生した時、速やかにデータの転送サ
イクルを停止、中断することができ、不用意なデータの
破壊を防ぐことができる。

【００３４】第２の発明によれば、前記第１の発明にお
いて、前記停止手段による前記制御の停止を実行するか
否かを任意に決定する停止決定手段を設けたので、前記
制御手段による不必要な停止を防ぐことができる。

【図面の簡単な説明】

【図１】本発明に係るＤＭＡコントローラの実施例を示
すコンピュータシステムの概略構成図である。

【図２】前記実施例の動作フローチャートである。

【符号の説明】

１ＣＰＵ２メモリ３，４ＤＭＡＣ５，６Ｉ／ＯＬ１，Ｌ２，Ｌ３バスライン

Claims

【特許請求の範囲】

【請求項１】情報機器に設けられた複数の外部装置に
バスを介して接続され、所定の外部装置間のデータ転送
の制御を行うＤＭＡコントローラにおいて、前記情報機器における外部装置のバスサイクル状態を検
知する検知手段と、前記検知手段の検知結果に基づき、前記データ転送の制
御を停止する停止手段とを、備えたことを特徴とするＤＭＡコントローラ。
【請求項２】前記停止手段による前記制御の停止を実
行するか否かを任意に決定する停止決定手段を設けたこ
とを特徴とする請求項１記載のＤＭＡコントローラ。