JPH04332045A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムをプログラ
ム命令単位で演算実行する演算処理装置に関する。

【０００２】

【従来の技術】中央演算処理装置（ＣＰＵ）は内蔵また
は外付のシステムプログラムメモリに格納された演算プ
ログラムをプログラム命令単位で読出して、演算実行す
る。

【０００３】通常、ＣＰＵはシステムプログラムメモリ
の開始アドレスをアドレスカウンタに設定して、先頭の
プログラム命令を読出した後、プログラム命令の実行毎
に、アドレスカウンタを“１”ずつ更新し、実行対象の
プログラム命令を順次に読出す。

【０００４】また、ＣＰＵの割込み端子に割込み信号を
入力したときは、ＣＰＵは現在実行しているプログラム
を一時中断し、割込信号に対応した別の割込み用プログ
ラムを実行する。このプログラムを実行した後、ＣＰＵ
は中断していた元のプログラムの実行を再開することが
できるようになっている。割込み処理を実行する場合、
ＣＰＵ内の具体的なシステム処理は次のように行われる
。

【０００５】割込み信号を入力すると、ＣＰＵは、現在
、アドレスカウンタに設定されているプログラム命令の
読出しアドレスを割込みプログラム終了後の復帰先アド
レスとして、スタックレジスタと呼ばれるＣＰＵ内の専
用レジスタに格納する。

【０００６】この後、ＣＰＵはアドレスカウンタに割込
用プログラムの開始アドレスを設定し、アドレスカウン
タの指示するシステムプログラム内のアドレスから割込
み用プログラムを順次に読出し、実行する。割込み用プ
ログラムの最後尾に記載された復帰命令（リターン命令
）をＣＰＵが読出すと、ＣＰＵはスタックレジスタに格
納されたアドレス値をアドレスカウンタに初期設定し、
このアドレスカウンタの示すアドレスからプログラム命
令の読出し演算実行を再開する。

【０００７】このような割込処理を起動する割込み信号
はＣＰＵに対して複数点入力可能であり、複数の割込用
プログラムを実行することが可能となっている。

【０００８】

【発明が解決しようとする課題】しかしながら、従来こ
の種、演算処理装置では割込み信号と割込用プログラム
が１対１に対応しているので、多数の割込み処理を実行
しなければならない場合は複数点の割込み信号を必要と
する。

【０００９】そこで、本発明の目的は、上述の点に鑑み
て、割込み信号の点数に関係なく任意の本数の割込み用
処理プログラムを実行させるのみならず、従来にはない
新規の割込み処理を達成することの可能な演算処理装置
を提供することにある。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、第１のプログラムをプログラム命
令単位で実行中に割込信号を入力した場合は、当該第１
のプログラムにおいて実行しようとしていたプログラム
命令の位置情報を記憶手段に記憶し、次に、割込用に定
めた第２のプログラムを実行した後、前記記憶手段の位
置情報の示すプログラム命令から実行を再開する演算処
理装置において、前記記憶手段に記憶の前記位置情報を
変更する旨を示す命令コードと、変更すべき新たなプロ
グラム命令の位置情報とを含む変更命令を予め定め、実
行対象のプログラム命令が前記変更命令であることを検
出する命令識別手段と、該命令識別手段により前記変更
命令が検出されたときには、当該変更命令に含まれる位
置情報を前記記憶手段に更新的に書き込むことにより、
前記第２プログラムの終了後に実行すべきプログラム命
令を変更する変更手段とを具えたことを特徴とする。

【００１１】

【作用】本発明は、スタックレジスタと呼ばれる記憶手
段に格納されたプログラム命令の開始位置に基づいて、
割込み用第２プログラム終了後、再開すべきプログラム
命令の位置が決定されることに着目し、割込み用第２プ
ログラムの中に記載した変更命令を検出し、記憶手段の
位置情報を変更することにより、たとえば他の割込みプ
ログラムの先頭位置に直接の実行手順を移行させる。

【００１２】

【実施例】以下、図面を参照して本発明実施例を詳細に
説明する。

【００１３】図１は本発明第１実施例の回路構成例を示
す。

【００１４】図１において、１０は中央演算処理装置（
ＣＰＵ）を示す。

【００１５】本実施例ではＣＰＵ１０中の従来から周知
の回路についての説明を省略し、本発明に関わる回路構
成のみ説明することにする。

【００１６】不図示のアドレスカウンタのアドレス指定
によりプログラムメモリ２０から読出されたプログラム
命令はデータバスに送出され、ラッチ回路１２に保持（
ラッチ）される。ラッチ回路１２に対するラッチ指示信
号はタイミング信号発生回路１３においてマシンクロッ
クに基づき作成される。

【００１７】ラッチ回路１２に保持されたコード信号形
態のプログラム命令は命令デコーダ（命令コード解読器
）１１に入力され、命令デコーダにおいて命令内容の解
読が行われる。

【００１８】命令デコーダ（本発明の命令識別手段）１
１は従来の命令についての解読を行う他、読出しの命令
コードが、本発明のスタックレジスタ１６に対する格納
値変更命令（以下、アドレス変更命令と称す）を示す特
定コードであることをコード比較により検出した場合、
アドレス変更命令検知信号を発生する。

【００１９】タイミング信号発生回路１３はマシンクロ
ックＣＬＫを入力し、ラッチ回路１２に対してラッチ指
示信号を出力すると共に、割込信号を入力したときは割
込み検知信号を保持出力する。また、タイミング信号発
生回路１３は、後述の書き込み指示信号を入力したとき
は割込み検知信号の保持出力状態を解除する。

【００２０】書き込み回路１５は、割込みプログラム中
のアドレス変更命令が検出されたときに、このアドレス
変更命令中に含まれるアドレス値をスタックレジスタ（
本発明の記憶手段）１６に書き込む。本実施例ではタイ
ミング信号発生回路１３に保持された割込検知信号と命
令デコーダ１１のアドレス変更命令検知信号が同時に発
生したことをアンドゲート１４により検出し、スタック
レジスタ１６に対する書き込み指示信号を発生する。

【００２１】このような回路構成において実行する割込
み処理手順を図２のフローチャートを参照して説明する
。図２のフローチャートは図１のプログラムメモリ２０
に格納された制御手順を示す。この制御手順はメインプ
ログラムと割込みプログラムから構成されている。メイ
ンプログラムはたとえば、一定周期で起動され、２１個
のプログラム命令で構成されている。このメインプログ
ラムはプログラムメモリ２０のアドレス“０”〜アドレ
ス“２０”（１０進数）に格納されているものとする。

【００２２】割込みプログラムは割込信号により起動さ
れ、４個のプログラム命令で構成されている。割込みプ
ログラムはプログラムメモリ２０のアドレス“１００”
〜“１０３”（１０進数）に格納されているものとする
。

【００２３】また、割込みプログラムの第２番目のプロ
グラム命令（アドレス１０１）が本発明のアドレス変更
命令となっている。このアドレス変更命令は命令の種類
を示す命令コードと、変更すべきアドレス値から構成さ
れる。本実施例では説明のためにメインプログラムの終
了命令（図２参照）の格納されたアドレス値“２０”が
アドレス変更命令の中に含まれているものとする。

【００２４】図１に戻り、回路動作を説明する。

【００２５】電源起動に応じて、ＣＰＵ１０内のアドレ
スカウンタにはプログラムメモリ２０の先頭アドレスと
同じ値“０”が初期設定される。次にタイミング信号発
生回路１３の発生する同期信号に従ってアドレスカウン
タの計数値が不図示のアドレスバスを介してプログラム
メモリ２０に転送され、プログラムメモリ２０のアドレ
ス“０”からプログラム命令Ａ１（図２参照）が読出さ
れる。読出されたプログラム命令はデータバスを介して
ラッチ回路１２に保持される。

【００２６】命令デコーダ１１はラッチ回路１２に保持
されたプログラム命令Ａ１の中の命令コード内容を解読
し、その命令に対応する検知信号をオンする。この検知
信号に応じてその命令を実行する論理回路、たとえばＣ
ＰＵ内のレジスタの書き込み回路，読出し回路，演算回
路等がその命令の示す情報処理を実行する。

【００２７】論理回路の処理終了信号に応じてアドレス
カウンタが“１”に更新され、プログラムメモリ２０の
アドレス“１”から、次ステップのプログラム命令Ａ２
が読出され、ラッチ回路１２に保持された後、上述と同
様の処理手順でプログラム命令Ａ２の示す情報処理が実
行される。また、タイミング信号発生回路１３はオンの
割込み検知信号をアンドゲート１４に保持出力する。

【００２８】このようにして、アドレス“１０”のプロ
グラム命令Ａ３を実行しようとするときに割込み信号が
ＣＰＵ１０に入力されると、従来周知の処理手順により
、アドレスカウンタの計数値“１０”がスタックレジス
タ１６に格納され、次にＣＰＵ１０内のレジスタに格納
された、割込プログラムの先頭アドレス値“１００”が
アドレスカウンタに設定される。

【００２９】この結果、ＣＰＵ１０の実行命令として図
２に示すように、プログラムメモリ２０のアドレス“１
００”からプログラム命令Ｂ１が読出される。

【００３０】このプログラム命令の実行終了の後、アド
レスカウンタが“１０１”に更新されると、アドレス変
更命令がプログラムメモリ２０から読出される。

【００３１】ラッチ回路１２に保持されたこのアドレス
変更命令が命令デコーダ１１により解読されると、アド
レス変更命令検知信号がオンとなる。この結果、アンド
ゲート１４の２入力が共にオンとなるのでゲートが開き
、書き込み指示信号がオンレベルとなる。

【００３２】スタックレジスタ１６はオンの書き込み指
示信号により、ラッチ回路１２のプログラム命令中の変
更アドレス値を上書き記憶することによりアドレス変更
を行う。

【００３３】以下、ＣＰＵ１０はアドレスカウンタを実
行して順次に割込プログラムのプログラム命令を実行す
る。

【００３４】割込プログラムの最後尾に位置する復帰命
令をＣＰＵ１０が読出し、命令デコーダ１１によりその
命令内を解読すると、従来処理同様、アドレスカウンタ
の設定値がスタックレジスタ１６の格納値“２０”に更
新され、プログラムメモリ２０のアドレス“２０”から
終了命令（図２参照）が読出される。この結果、ＣＰＵ
１０はメインプログラムを終了し、命令待機状態となる
。

【００３５】以上、説明した例は、割込み信号によりメ
インプログラムを中断し、割込みプログラムを実行した
後、メインプログラムを終了してしまう例であるが、ア
ドレス変更命令の変更値を変えるのみで種々のプログラ
ムを実行することができる。この実行形態を図３，図４
に示す。

【００３６】図３は、第１プログラムの実行中に割込信
号を受けた場合、割込プログラムの終了後、第２プログ
ラムを先頭プログラム命令から実行する例および割込プ
ログラムの終了後、第３プログラムの途中のプログラム
命令から実行する例を示す。

【００３７】図４はループ形態で構成された第４プログ
ラムから割込み信号により脱却し、割込プログラムを終
了後別の第５プログラムにＣＰＵ１０の実行手順を移行
させる例を示す。

【００３８】このような形態でプログラムを実行させる
ことは復帰命令で実行手順を元に戻してしまう従来例で
はできなかったことである。

【００３９】以上、説明した第１実施例はプログラムメ
オリにリードオンリメモリ（ＲＯＭ）を用い、プログラ
ム命令がマシン語と呼ばれるＣＰＵを作動させるプログ
ラム言語で記載された演算処理装置に好適な例である。 次に、実行対象のプログラムがベーシック，フォートラ
ン，その他高級言語や中間言語と呼ばれる言語で登録記
憶される演算処理装置に好適な第２実施例を図５を用い
て説明する。

【００４０】図５において、ＣＰＵ１００，システムプ
ログラムメモリ１２０，アプリケーションプログラムメ
モリ１３０，ワークメモリ１４０がバスに共通接続され
ている。

【００４１】ＣＰＵ１００はマシン語形態のプログラム
命令を実行するＣＰＵチップであればよく、従来から知
られているものを使用することができる。

【００４２】システムプログラムメモリ１２０には装置
制御たとえば、バス接続されたメモリに対して情報を読
み／書きする処理を実行するためのシステムプログラム
と、中間言語のプログラム命令をマシン語のプログラム
命令に翻訳するためのインタプリタと呼ばれるプログラ
ムとが格納されている。

【００４３】アプリケーションプログラムメモリ１３０
はユーザの作成した中間言語形態の演算対象の（アプリ
ケーション）プログラムを格納する。アプリケーション
プログラムは不図示のフロッピーディスク等からこのメ
モリにＣＰＵ１００により転送される。

【００４４】ワークメモリ１４０はＣＰＵ１００の演算
やシステム処理に用いるデータを格納する。本実施例で
は割込みプログラム終了後のＣＰＵ１００の実行処理の
戻り先を示すアドレス情報（スタックポインタと称す）
はワークメモリ１４０内の専用領域に格納する。なおＣ
ＰＵ１００内のスタックレジスタは、システムプログラ
ムを読出す際にアプリケーションプログラムの読出しア
ドレスを退避記憶させるために用いる。

【００４５】このような構成において、ＣＰＵ１００は
アプリケーションプログラムの先頭アドレスから中間言
語のプログラム命令を読出すと、ワークメモリ１４０に
一時記憶し、次に、インタプリタ１２１に従って、マシ
ン語形態の命令に変換した後、変換後の命令を実行する
。このとき、接続のメモリ１４０等に対して情報の読み
／書きを行う場合は、システムプログラム１２０を用い
て命令に規定された内容を実行する。このような処理は
インタプリタ方式の演算処理と呼ばれ、周知であるので
詳細な説明は要しないであろう。

【００４６】本実施例では、インタプリタ１２１の中に
、スタックポインタの変更命令検出処理（図６のステッ
プＳ１００）およびスタックポインタの変更処理（図６
のステップＳ１１０）を実行させるプログラム手順を記
載しておく。

【００４７】変更命令検出処理はより具体的にはアプリ
ケーションプログラムメモリ１３０から読出した実行対
象のプログラム命令（中間語）がスタックポインタの変
更命令であるか否かをコード比較により判定する処理で
ある。

【００４８】スタックポインタ変更処理は、アプリケー
ションプログラムメモリ１３０から読出した上記スタッ
クポインタの変更命令の中から変更値を抽出し、次に、
ワークメモリ１３０のスタックポインタに変更値を書き
込む処理をマシン語に翻訳する処理である。

【００４９】このようなインタプリタを用いることによ
って、アプリケーションプログラム中の割込みプログラ
ムに記載したスタックポインタの変更命令が検出される
と、スタックポインタの変更処理内容がマシン語に翻訳
され、ＣＰＵ１００により実行される。

【００５０】この結果、アプリケーションプログラム中
の割込プログラムを終了した後のＣＰＵ１００の実行手
順の戻り先はスタックポインタの変更値により決定され
る。

【００５１】第１実施例はハードウエアにより本発明を
実現する例であり、第２実施例はソフトウエアにより本
発明を実現する例であるが、演算処理装置を用いる電子
機器の仕様に応じて所望の形態を採用するとよい。

【００５２】本実施例の他に、次の例が挙げられる。

【００５３】１）本発明実施例ではスタックポインタの
変更命令を単に検出するようにインタプリタを構成して
いるが、検出の変更命令が割込みプログラム中にあるこ
とを確認してスタックポインタの変更を行うこともでき
る。この場合、割込プログラムを実行する際にＣＰＵ内
の特定レジスタに割込プログラムを実行する旨のフラグ
情報を設定し、上記変更命令を検出した際にこのフラグ
情報を参照する。

【００５４】２）第１実施例のスタックレジスタまたは
第２実施例のスタックポインタに格納するアドレス値は
１つにしているが、割込み処理をネスト的（１つの割込
み処理を実行中に新たな別の割込み処理を実行すること
）に実行する演算処理装置ではスタックメモリに累積的
に、戻り先情報を格納する。このような演算処理装置で
は、最後に書き込まれた戻り先情報を変更命令により変
更するとよい。

【００５５】また、プログラムの実行手順によっては、
変更情報のみを残し、他の戻り先情報を消去することも
考えられる。

【００５６】３）本発明実施例ではスタックメモリの情
報を書き換えるために変更命令を新たに設けているが、
スタックメモリのアドレスが固定化されていて誤指示の
発生を容認する場合は通常の書き込み命令で書き込み処
理を実行することもできる。

【００５７】

【発明の効果】以上、説明したように、本発明では、割
込プログラムの終了後の移行手順を任意所望のプログラ
ム命令位置に設定できるので、たとえば２つの割込プロ
グラムを連続的に実行したり、ループ処理手順を割込み
処理により脱却させるという従来にはない新たな演算処
理を実行することができる。

【図面の簡単な説明】

【図１】本発明第１実施例の回路構成を示すブロック図
である。

【図２】本発明第１実施例のＣＰＵ１０のプログラム命
令処理手順を示すフローチャートである。

【図３】本発明第１実施例の他のプログラム命令実行手
順を示すフローチャートである。

【図４】本発明第１実施例の他のプログラム命令実行手
順を示すフローチャートである。

【図５】本発明第２実施例の回路構成を示すブロック図
である。

【図６】図５のインタプリタ１２１の処理内容を示すフ
ローチャートである。

【符号の説明】

１０　　ＣＰＵ １１　　命令デコーダ １２　　ラッチ回路 １３　　タイミング信号発生回路 １４　　アンドゲート １５　　書き込み回路 １６　　スタックレジスタ ２０　　プログラムメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のプログラムをプログラム命令単
   位で実行中に割込信号を入力した場合は、当該第１のプ
   ログラムにおいて実行しようとしていたプログラム命令
   の位置情報を記憶手段に記憶し、次に、割込用に定めた
   第２のプログラムを実行した後、前記記憶手段の位置情
   報の示すプログラム命令から実行を再開する演算処理装
   置において、前記記憶手段に記憶の前記位置情報を変更
   する旨を示す命令コードと、変更すべき新たなプログラ
   ム命令の位置情報とを含む変更命令を予め定め、実行対
   象のプログラム命令が前記変更命令であることを検出す
   る命令識別手段と、該命令識別手段により前記変更命令
   が検出されたときには、当該変更命令に含まれる位置情
   報を前記記憶手段に更新的に書き込むことにより、前記
   第２プログラムの終了後に実行すべきプログラム命令を
   変更する変更手段とを具えたことを特徴とする演算処理
   装置。