JPH04170224A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH04170224A JPH04170224A JP29747190A JP29747190A JPH04170224A JP H04170224 A JPH04170224 A JP H04170224A JP 29747190 A JP29747190 A JP 29747190A JP 29747190 A JP29747190 A JP 29747190A JP H04170224 A JPH04170224 A JP H04170224A
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 101710129178 Outer plastidial membrane protein porin Proteins 0.000 description 2
- 102100037820 Voltage-dependent anion-selective channel protein 1 Human genes 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に電圧比較型のＡ／Ｄ
変換器に関する。
変換器に関する。
従来、電圧比較型のＡ／Ｄ変換器としては、逐次比較型
Ａ／Ｄ変換器が多く用いられている。
Ａ／Ｄ変換器が多く用いられている。
第２図は従来の一例を示す逐次比較型のｎピッ）Ａ／Ｄ
変換器のブロック図である。
変換器のブロック図である。
第２図に示すように、従来の逐次比較器Ａ／Ｄ変換器は
アナログ入力端子１からのアナ四ダ信号（ＶＩＮ）と所
定電圧とを比較する比較器７と、この比較器７の出力を
逐次記憶し一杯になったときにディジタル出力を出すデ
ィジタル出力信号レジスタ３と、このディジタル出力を
Ｄ／Ａ変換してそのアナログ出力を比較器７の前記所定
電圧にするＤ／Ａ変換器５と、ディジタル出力信号レジ
スタ３にパルスを供給するクロックパルス発生器１２と
を有し、レジスタ３にはリセットするためのリセット信
号１９が供給され、またＤ／Ａ変換器５には基準電圧Ｖ
ＲＥＦが供給される。かかるｎビットのディジタル出力
信号レジスタ３はリセット信号１９によりオール“０°
゛にリセットされている。
アナログ入力端子１からのアナ四ダ信号（ＶＩＮ）と所
定電圧とを比較する比較器７と、この比較器７の出力を
逐次記憶し一杯になったときにディジタル出力を出すデ
ィジタル出力信号レジスタ３と、このディジタル出力を
Ｄ／Ａ変換してそのアナログ出力を比較器７の前記所定
電圧にするＤ／Ａ変換器５と、ディジタル出力信号レジ
スタ３にパルスを供給するクロックパルス発生器１２と
を有し、レジスタ３にはリセットするためのリセット信
号１９が供給され、またＤ／Ａ変換器５には基準電圧Ｖ
ＲＥＦが供給される。かかるｎビットのディジタル出力
信号レジスタ３はリセット信号１９によりオール“０°
゛にリセットされている。
まず、クロックパルス発生器１２からのクロックパルス
によってレジスタ３の最上位ビットが１′′にセットさ
れる。このレジスタ３の出力を受けるＤ／Ａ変換器５は
１ ／ ２ Ｖｎｖ、ｐ （Ｖ）の電位を信号線（ＶＤ
ＡＣ） ｌ ３に出力する。これにより、比較器７は
信号線１３の電位とアナログ入力端子１から入力された
アナログ信号の電位（ＶｆＮ）とを比較し、■１Ｎ〉■
ＤＡｏ時に＋＋ １ ｕを、またＶ、、＜ＶＤＡＣ時に
“０″をそれぞれ出力する。このレジスタ３の最上位ビ
ットはこの値に更新される。
によってレジスタ３の最上位ビットが１′′にセットさ
れる。このレジスタ３の出力を受けるＤ／Ａ変換器５は
１ ／ ２ Ｖｎｖ、ｐ （Ｖ）の電位を信号線（ＶＤ
ＡＣ） ｌ ３に出力する。これにより、比較器７は
信号線１３の電位とアナログ入力端子１から入力された
アナログ信号の電位（ＶｆＮ）とを比較し、■１Ｎ〉■
ＤＡｏ時に＋＋ １ ｕを、またＶ、、＜ＶＤＡＣ時に
“０″をそれぞれ出力する。このレジスタ３の最上位ビ
ットはこの値に更新される。
次のクロックパルスにより、レジスタ３の上位から２番
目のビットを１“１′°にセットし、同様にして比較器
７の出力値に更新する。
目のビットを１“１′°にセットし、同様にして比較器
７の出力値に更新する。
これらの動作をｎ回繰り返すことにより、ディジタル出
力値を確定することができる。すなわち、Ａ／Ｄ変換完
了までにクロックパルスのｎサイクル分の時間が必要で
ある。
力値を確定することができる。すなわち、Ａ／Ｄ変換完
了までにクロックパルスのｎサイクル分の時間が必要で
ある。
上述した従来のＡ／Ｄ変換器は、１りＯツクパルスの間
で１ビット分の出力ディジタル信号レジスタ値しか設定
できないので、全ビットのディジタル出力信号を確定さ
せ、Ａ／Ｄ変換を完了するまでに長時間かかるという欠
点がある。
で１ビット分の出力ディジタル信号レジスタ値しか設定
できないので、全ビットのディジタル出力信号を確定さ
せ、Ａ／Ｄ変換を完了するまでに長時間かかるという欠
点がある。
本発明の目的は、かかるＡ／Ｄ変換時間を短縮できるＡ
／Ｄ変換器を提供することにある。
／Ｄ変換器を提供することにある。
本発明のＡ／Ｄ変換器は、入力アナログ信号および分圧
された所定の基準電圧を比較する複数個の比較器と、前
記複数個の比較器の出力を受けて一度に複数ビット分を
出力するエンコーダと、前記エンコーダの出力を記憶す
る第一および第二の、レジスタと、前記第一および第二
のレジスタから読み出されたビット信号をＤ／Ａ変換す
る第一および第二のＤ／Ａ変換器と、前記第一および第
二のＤ／Ａ変換器間に直列接続された複数の分圧抵抗と
を有し、前記分圧抵抗の節点電圧を前記所定の基準電圧
にし且つ前記エンコーダは前記第一のレジスタに複数ビ
ット分毎に設定するように構成される。
された所定の基準電圧を比較する複数個の比較器と、前
記複数個の比較器の出力を受けて一度に複数ビット分を
出力するエンコーダと、前記エンコーダの出力を記憶す
る第一および第二の、レジスタと、前記第一および第二
のレジスタから読み出されたビット信号をＤ／Ａ変換す
る第一および第二のＤ／Ａ変換器と、前記第一および第
二のＤ／Ａ変換器間に直列接続された複数の分圧抵抗と
を有し、前記分圧抵抗の節点電圧を前記所定の基準電圧
にし且つ前記エンコーダは前記第一のレジスタに複数ビ
ット分毎に設定するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＡ／Ｄ変換器の回路図
である。
である。
第１図に示すように、本実施例はアナログ入力端子１か
らのアナログ電圧と抵抗Ｒ１〜Ｒ４で分圧された所定電
圧を比較する比較器７〜９と、これら比較器７〜９の出
力をエンコードするエンコーダ２と、エンコーダ２の２
ビツト出力１０゜１１を入力して記憶するディジタル出
力信号レジスタ３およびレジスタ４と、これらレジスタ
３゜４の出力をアナログ信号に変換するＤ／Ａ変換器５
および６と、レジスタ３，４にクロックパルスを供給す
るクロックパルス発生器１２とを有している。また、本
実施例において、Ｄ／Ａ変換器５．６間に接続される分
圧用の抵抗Ｒ１，Ｒ２゜Ｒ３，Ｒ４は同一抵抗値を持つ
抵抗である。更に、レジスタ３及び４はｎビットのレジ
スタであり、それぞれセット信号入力端子１８及びリセ
ット信号入力端子１９からのセット信号及びリセット信
号により、それぞれオール゛′１′′及びオール“０“
にリセットされている。
らのアナログ電圧と抵抗Ｒ１〜Ｒ４で分圧された所定電
圧を比較する比較器７〜９と、これら比較器７〜９の出
力をエンコードするエンコーダ２と、エンコーダ２の２
ビツト出力１０゜１１を入力して記憶するディジタル出
力信号レジスタ３およびレジスタ４と、これらレジスタ
３゜４の出力をアナログ信号に変換するＤ／Ａ変換器５
および６と、レジスタ３，４にクロックパルスを供給す
るクロックパルス発生器１２とを有している。また、本
実施例において、Ｄ／Ａ変換器５．６間に接続される分
圧用の抵抗Ｒ１，Ｒ２゜Ｒ３，Ｒ４は同一抵抗値を持つ
抵抗である。更に、レジスタ３及び４はｎビットのレジ
スタであり、それぞれセット信号入力端子１８及びリセ
ット信号入力端子１９からのセット信号及びリセット信
号により、それぞれオール゛′１′′及びオール“０“
にリセットされている。
まず、クロックパルス発生器１２からのクロックパルス
により、レジスタ３及び４のレジスタ値が出力される。
により、レジスタ３及び４のレジスタ値が出力される。
このレジスタ値をＤ／Ａ変換器５及び６が受けると、分
圧抵抗Ｒ１〜Ｒ４により信号線１３、節点１４，１５．
’１６および信号線１７ニハそれぞれＶＲＥＦ、 ３
／４ＶＲＥＦ、 ２／４ＶＲＢＦ。
圧抵抗Ｒ１〜Ｒ４により信号線１３、節点１４，１５．
’１６および信号線１７ニハそれぞれＶＲＥＦ、 ３
／４ＶＲＥＦ、 ２／４ＶＲＢＦ。
１／ｄＶＲヶ、０（Ｖ）の電位が現れる。これにより、
比較器７，８．９はそれぞれ節点１４，１５．１６の電
位と入力端子１の入力電位ｖＩＮを比較し、その結果入
力電位ＶＩＮが高い場合は１１１ ＋＋を出力し、低い
場合は゛０パを出力する。
比較器７，８．９はそれぞれ節点１４，１５．１６の電
位と入力端子１の入力電位ｖＩＮを比較し、その結果入
力電位ＶＩＮが高い場合は１１１ ＋＋を出力し、低い
場合は゛０パを出力する。
第１表
第１表はエンコーダ２の入力値と出力値の関係を表わし
、エンコーダ２が比較器７〜９の出力を受けて第１表に
示す値を出力信号線１０．１１に出力する。それ故、ｎ
ビットのレジスタ３，４の最上位及び上位から２番目の
ビットは、それぞれこの信号線１０及び１１からのビッ
ト値に更新される。
、エンコーダ２が比較器７〜９の出力を受けて第１表に
示す値を出力信号線１０．１１に出力する。それ故、ｎ
ビットのレジスタ３，４の最上位及び上位から２番目の
ビットは、それぞれこの信号線１０及び１１からのビッ
ト値に更新される。
次に、クロックパルス発生器１２からのパルスに同期し
て各レジスタ３，４は同様の動作を行ない、それぞれ上
位から３番目および４番目のビットを決定する。このよ
うにして、この動作が（１／２）ｎ回繰り返されると、
レジスタ３，４のｎビットすべてが決定され、出力ディ
ジタル信号が確定する。
て各レジスタ３，４は同様の動作を行ない、それぞれ上
位から３番目および４番目のビットを決定する。このよ
うにして、この動作が（１／２）ｎ回繰り返されると、
レジスタ３，４のｎビットすべてが決定され、出力ディ
ジタル信号が確定する。
本実施例は１クロツクザイクルで２ビット分の出力信号
レジスタ値を決定するため、従来のＡ／Ｄ変換時間の半
分の時間で出力ディジタル値が確定する。
レジスタ値を決定するため、従来のＡ／Ｄ変換時間の半
分の時間で出力ディジタル値が確定する。
以上説明したように、本発明のＡ／Ｄ変換器は、１クロ
ツクザイクルで複数ビットの出力ディジタル信号レジス
タ値を決定することができるので、従来のＡ／Ｄ変換時
間を半分以下に短縮できるという効果がある。
ツクザイクルで複数ビットの出力ディジタル信号レジス
タ値を決定することができるので、従来のＡ／Ｄ変換時
間を半分以下に短縮できるという効果がある。
第１図は本発明の一実施例を示すＡ／Ｄ変換器の回路図
、第２図は従来の一例を示すＡ／Ｄ変換器の回路図であ
る。 １・・・・・・アナログ信号入力端子、２・・・・・・
エンコーダ回路、３・・・・・・ディジタル出力信号レ
ジスタ、４・・・・・・レジスタ、５，６・・・・・・
Ｄ／Ａ変換器、７〜９・・・・・・電圧比較器、１０．
１１・・・・・・エンコーダ出力信号線、１２・・・・
・・クロックパルス発生器、１８・・・・セット信号入
力端子、１９・・・・・・リセット信号入力端子、Ｒ１
−Ｒ４・・・・・・抵抗素子。 代理人 弁理士 内 原 習
、第２図は従来の一例を示すＡ／Ｄ変換器の回路図であ
る。 １・・・・・・アナログ信号入力端子、２・・・・・・
エンコーダ回路、３・・・・・・ディジタル出力信号レ
ジスタ、４・・・・・・レジスタ、５，６・・・・・・
Ｄ／Ａ変換器、７〜９・・・・・・電圧比較器、１０．
１１・・・・・・エンコーダ出力信号線、１２・・・・
・・クロックパルス発生器、１８・・・・セット信号入
力端子、１９・・・・・・リセット信号入力端子、Ｒ１
−Ｒ４・・・・・・抵抗素子。 代理人 弁理士 内 原 習
Claims (1)
- 【特許請求の範囲】 １、入力アナログ信号および分圧された所定の基準電圧
を比較する複数個の比較器と、前記複数個の比較器の出
力を受けて一度に複数ビット分を出力するエンコーダと
、前記エンコーダの出力を記憶する第一および第二のレ
ジスタと、前記第一および第二のレジスタから読み出さ
れたビット信号をＤ／Ａ変換する第一および第二のＤ／
Ａ変換器と、前記第一および第二一のＤ／Ａ変換器間に
直列接続された複数の分圧抵抗とを有し、前記分圧抵抗
の節点電圧を前記所定の基準電圧にし且つ前記エンコー
ダは前記第一のレジスタに複数ビット分毎に設定するこ
とを特徴とするＡ／Ｄ変換器。 ２、前記第一および第二のレジスタはクロックパルスに
同期して複数ビット毎のディジタル信号を出力すること
を特徴とする請求項１記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29747190A JPH04170224A (ja) | 1990-11-02 | 1990-11-02 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29747190A JPH04170224A (ja) | 1990-11-02 | 1990-11-02 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170224A true JPH04170224A (ja) | 1992-06-17 |
Family
ID=17846928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29747190A Pending JPH04170224A (ja) | 1990-11-02 | 1990-11-02 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526390B2 (en) | 2005-10-24 | 2009-04-28 | Nec Corporation | Signal measuring circuit and signal measuring method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366356A (en) * | 1976-11-26 | 1978-06-13 | Fujitsu Ltd | Analog digital converter |
-
1990
- 1990-11-02 JP JP29747190A patent/JPH04170224A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366356A (en) * | 1976-11-26 | 1978-06-13 | Fujitsu Ltd | Analog digital converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526390B2 (en) | 2005-10-24 | 2009-04-28 | Nec Corporation | Signal measuring circuit and signal measuring method |
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