JPH0417049A - データ処理方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、たとえばシリアル方式の記録装置等に好適に
実施されるデータ処理方法及び装置に関部構成を示す斜
視図である。図においてキャリッジ１は記録ヘッド２を
搭載し、キャリッジモータ３のキャリッジベルト４を介
した駆動力によって軸５ａおよび５ｂに沿って移動する
。この移動により記録ヘッド２は記録のための走査を行
なう。記録紙は紙送りモータ６によって搬送され、紙押
さえ板７とプラテン８とに挟持され記録ヘッド２に対面
可能な位置で記録領域に像形成が行われ、記録後、記録
装置上部へ排紙される。

第１６図は第１５図示の記録装置のブロック図である。

この記録装置における記録動作は、装置の各部と信号の
授受を行ないながら装置全体の制御を実行するＭＰＵ９
、動作の手順等を格納したＲＯＭｌ０１記録データのバ
ッファ等として用いられるＲＡＭＩＩ、コンピュータ等
のホストと情報の授受を行なうインタフェース１２、入
出力ポート１３、およびリードライト制御回路１４から
成る制御部によって制御される。ＭＰＵ９からの制御信
号は入出力ポート１３を介して駆動回路１５ａ、１５ｂ
、１５ｃに供給され、記録ヘッド２、キャリッジモータ
ー３、紙送りモーター６が制御される。またセンサ１６
や操作パネル１７の情報は入出力ポート１３を介してＭ
ＰＵ９に供給される。

実際の記録について第１７図のフローチャートに従って
説明する。ステップＳｌて電源が投入されると、キャリ
ッジ１のホームポジション検出等の初期動作が行われる
（ステップＳ２）。次にステップＳ３で操作パネル１７
においてＯＮ　　ＬＩＮＥが選択されていると、ステッ
プＳ４てインターフェイス１２を介して記録データがＲ
ＡＭＩＩの受信バッファ領域に入力される。さらにＭＰ
Ｕ９は受信バッファ領域に入力された文字コード等のデ
ータをドットマトクリスのイメージデータに変換し、Ｒ
ＡＭＩＩのイメージバッファ領域に格納する。そして１
行分のイメージデータがそろうと、ステップＳ５で紙送
りモーター６によって記録紙を搬送する。次に記録紙に
記録するイメージデータをＲＡＭＩＩのイメージバッフ
ァ領域から入出力ポート１３に転送する（ステップＳ６
）。続いてキャリッジモータ３を駆動してキャリッジｌ
を移動させ（ステップＳ７）、記録位置に到達したら（
ステップＳ８）、ステップＳ９で入出力ポート１３を介
して駆動回路１５ａに記録ヘッド駆動開始信号を送る。

すると駆動回路１５ａは入出力ポート１３ａからのイメ
ージデータに従って記録ヘッド２を駆動する。ステップ
８６〜Ｓ９を１行分の記録が終了するまで繰り返し、１
行分の記録が終了すると（ステップ５１０）、ステップ
Ｓ４に戻る。

なお、ＭＰＵ９はステップ８６〜Ｓ９の処理の間に次行
の受信バッファ領域への記録データの入力、イメージデ
ータへの変換およびイメージデータのイメージバッファ
領域の格納を逐次行なっている。

〔発明が解決しようとしている課題〕

しかしながら上記従来例では記録ヘッドの解像度が高く
なると、記録するイメージデータの量が多くなり、ＭＰ
Ｕ９の入出力ポート１３ａに転送に黄みめる割合が大き
くなり、他の処理、つまり次行の受信バッファ領域への
記録データ入力、イメージデータへの変換およびイメー
ジデータのイメージバッファ領域の格納の処理の時間が
少なくなる。

特に記録ヘッドがインクジェット方式、バブルジェット
方式等の高速記録が可能な場合に上記問題は顕著となる
。そして、１行分の記録終了後に次行のイメージデータ
がそろっていなければそろうまで次行の記録は開始され
ない。つまりスループツトが低下するという欠点があっ
た。

したがって本発明の目的はデータ処理の高速化を図って
スループットを向上することができる記録装置を提供す
ることである。

〔課題を解決するための手段〕

本発明によれば、たとえば記録データ及びイメージデー
タ等のデータを格納するメモリに接続したアドレスバス
およびデータバスをＭＰＵに接続したアドレスバスおよ
びデータバスと分離する手段を設けることにより、ＭＰ
Ｕが当該メモリをアクセスしない動作中に前記メモリの
データを制御するようにしたものである。

〔実施例１〕 第１図は本発明の第１の実施例のブロック図である。同
図において、ＲＡＭＩＩに接続されるデータバスＤＢ２
はデータバスセレクタ１８によってＭＰＵ９に接続され
るデータバスＤＢ３と入出力ポート１．３　ａへのデー
タバスＤＥ２とのいずれかに接続されている。また、Ｒ
ＡＭＩＩに接続したアドレスバスＡＢ２はアドレスバス
セレクタ１９によってＭＰＵ９のアドレスバスＡＢ３あ
るいは入出力ポート１３ａへ転送するイメージデータの
格納されている領域のアドレスを出力するアドレスカウ
ンタ２０からのバスＡＢＩのいずれか一方に接続される
。そしてＭＰＵ９がＲＡＭＩＩをアクセスする場合はデ
ータバスセレクタ１８とアドレスバスセレクタ１９はと
もにＭＰＵ９のバスＤＢＳ、ＡＢ３を選択してＤＢ２、
ＡＢ２にそれぞれ接続する。

またＭＰＵ９がＲＯＭｌ０をアクセスする場合はデータ
バスセレクタ１８によりＲＡＭＩＩのデータバスＤＢ２
は入出力ポート１３ａへのデータバスＤＢＩに接続され
、アドレスバスセレクタ１９によりＲＡＭＩＩのアドレ
スバスＡＢ２はアドレスバスカウンタ２０からのアドレ
スバスＡＢＩに接続される。

第２図に記録中のＭＰＵ９およびＲＡＭＩＩのタイミン
グチャートを示す。通常、ＭＰＵ９はＲＯＭｌ０からの
データを読んでそれに従って動作の処理、つまり、受信
バッファ領域への記録データの入力、イメージデータへ
の変換、イメージデータのイメージバッファ領域の格納
およびキャリッジモーター３の駆動、紙送りモーター６
の駆動等を逐次行なっている。

そして、ＭＰＵ９がＰ３の処理てデータ転送制御回路２
１ａの中の転送フラグ（不図示）を“Ｈ”にすると、デ
ータ転送制御回路２１ａは転送フラグが“Ｈ”の間はＲ
ＯＭリードのサイクルでＲＡＭＩＩからそのイメージバ
ッファ領域からイメージデータを入出力ポート１３ａへ
転送する（Ｔｌ〜Ｔ８）。このデータ転送はたとえばＲ
ＯＭｌ０のチップセレクト信号と転送フラグの論理積に
基づいて行うようにすればよい。

ところで記録ヘッド２が例えば６４ドツトであるとすれ
ば１回の記録ヘッドの駆動で転送すべきイメージデータ
は８バイトとなる。従って、本実施例では８ビツト構成
のＲＡＭを用いており、Ｔ８て８バイト目のイメージデ
ータが転送されると転送フラグが“Ｌ“に落とされる。

すなわち転送フラグは、例えばフリップフロップに保持
され、１バイトの転送毎に計数動作を行う計数手段の８
回目の計数時に前記フリップフロップをクリアするよう
に構成される。

それ以後のＲＯＭリードではＲＡＭＩＩからイメージデ
ータは転送されない。また、アドレスカウンタ２０はＴ
ｌ〜Ｔ８でＲＡＭＩＩからのデータ転送が終わるごとに
カウンタ値がアップする。実際の動作について第３図の
フローチャートに従って説明する。ステップＳｌｌ〜Ｓ
１４は従来例のステップＳｌ〜Ｓ４と同様であり、ステ
ップＳ１４で１行分のイメージデータがそろっていると
ステップＳ１５でイメージデータが格納されているＲＡ
ＭＩＩのイメージバッファの先頭アドレスをアドレスカ
ウンタ２０に設定する。次にステップ３１６で紙送りモ
ーター６を駆動し、記録紙を搬送する。そして、ステッ
プＳ１７でリード・ライト信号制御回路２１内の転送フ
ラグをＨ”に設定する。すると、ＭＰＵ９がＲＯＭｌ０
をアクセスするたびごとにイメージデータがＲＡＭＩＩ
が入出力ポート１３ａに転送される。ステップＳＬ８〜
Ｓ２１は従来例の８７〜ＳＩＯと同様にキャリッジモー
ターを駆動しつつ、記録ヘッドを駆動して１行分の記録
動作を行う。このようにＭＰＵ９によるイメージデータ
の転送の処理については、従来例では記録ヘッドが駆動
される毎にＲＡＭアドレスの設定及びデータ転送を８回
繰返す必要があったのが、本実施例では、ＭＰＵ９は１
回転送フラグの設定をする処理のみで可能となった。

これにより、ＭＰＵ９のデータ転送の処理が大幅に軽減
されることになる。なお、本実施例においてはＲＯＭｌ
０をリードするサイクルでイメージデータの転送が行わ
れていたが、さらにＭＰＵ９がＲＡＭＩＩ以外をつまり
インターフェース１２、入出力ポート１３をアクセスし
た時もイメージデータの転送を行うようにすれば、例え
ばＰ５の処理において、ＭＰＵ９がインターフェース１
２をアクセスすると、そのサイクルでイメージデータの
転送が行われる。っまりＲ１１以前にＴ８が終了するの
で１１〜１８間の時間が短縮される。ところで以上の説
明は記録ヘッド２の走査が順方向の時であったが逆方向
へ走査しながら記録する時は第２図において、Ｔ１〜Ｔ
８がそれぞれ終るごとにアドレスカウンタ２ｏはダウン
する。

〔実施例２〕 実施例１においては第２図のＰ４〜ｐＨの処理が任意で
あるのでＴ８までのデータ転送が終了する時間は最大で
ＭＰＵ９の最長命令を実行するのに必要な時間の７倍と
なる。（ｐＨの処理はデータ転送時間に関係ない）。最
長命令が７回続くことはあり得ないとしても、データ転
送が終了する時間ががなり長くなる可能性がある。さら
に記録速度が速くなると記録ヘッドの駆動間隔が短くな
るので、データ転送に許される時間が少なくなる。そこ
で本実施例では、短い記録ヘッドの駆動間隔てあっても
データ転送を確実に終了するように構成している。

すなわち本実施例では、転送フラグの設定の処理後、特
定の短い処理を続けて構成することを特徴とする。

第４図は本実施例のフローチャー１・である。ステップ
Ｓ２８で転送フラグを“Ｈｏ”に設定した後に続いて最
短命令の１っであるＮＯＰ命令を７回繰り返す。（ステ
ップ５２９） ＮＯＰ命令自体はＭＰＵ９のプログラムカウンタを“１
“増加するだけでそれ自体前の意味もないが本実施例に
おいてはＲＯＭｌ０からＮＯＰ命令を読出す際に、結果
としてイメージデータの転送が行われる。

このようにして本実施例によれば、イメージデータの転
送に必要なＭＰＵ９の処理の大幅な軽減を図るとともに
、８バイト分のイメージデータの転送時間を格段に短縮
することができる。なお、上述の説明では、実行時間の
短い命令としてＮＯＰ命令を実行させる場合について説
明したが、他の命令であってもよいことは言うまでもな
い。

〔実施例３〕 一般にＲＡＭＩＩとしてＤＲＡＭを使用する場合、一定
時間内にＲＡＭＩＩの内容をリフレッシュする必要があ
る。本実施例はＲＡＭｌ１のリフレッシュサイクルを持
つ構成にしたものである。本実施例のブロック図を第６
図に示す。データ転送制御回路２１ａおよびリフレッシ
ュ制御回路２１ｂを内蔵したリード・ライト信号制御回
路により、ＲＡＭ１１のリフレッシュおよびイメージデ
ータの転送は第７図のタイミングチャートのように制御
される。

つまり転送フラグが“Ｌ”のときには、ＭＰＵ９がＲＯ
Ｍｌ０をアクセスするたびに、そのサイクルでＲＡＭＩ
Ｉのリフレッシュが同時に行なわれる。そして、Ｐ２６
で転送フラグが“Ｈ”に設定されるとイメージデータの
転送およびＲＡＭＩＩのリフレッシュが交互に行われる
。Ｔ２４で８バイト目のイメージデータの転送が終了す
ると転送フラグが“Ｌ”になりそれ以後にＭＰＵ９がＲ
ＯＭｌ０をアクセスするサイクルではリフレッシュが行
われる。

ところでＲＡＭＩＩのリフレッシュおよびイメージデー
タの転送をＭＰＵ９がＲＯＭｌ０をリードするサイクル
だけでなく、それ以外、つまりインターフェース１２、
および入出力ポートをアクセスするサイクルでも、行な
うようにすればＰ２７〜Ｐ３３の処理で例えばＭＰＵ９
がインターフェース１２をアクセスすればそのサイクル
でリフレッシュあるいはイメージデータの転送が行われ
るのでＲ３４以前にＴ２４が終了し、Ｔ１７〜Ｔ２４間
の時間が短縮される。ただし、リフレッシュに必要な周
期はＭＰＵ９の最長命令の処理時間より十分長い。

〔実施例４〕 実施例３においてはＲＡＭＩＩのリフレッシュはＭＰＵ
９がＲＯＭｌ０をアクセスするサイクルあるいはＲＡＭ
ＩＩ以外をアクセスするサイクルて行われていたが本実
施例ではＭＰＵ９の処理が短い場合はリフレッシュを行
わないように構成されたものである。

実施例２と異なる点は、第８図に示すように、ＲＡＭＩ
ＩがＤＲＡＭでありかつリフレッシュ構成をもつ構成を
有していることである。同図においてリフレッシュ回路
２１ａはタイマー２１ｃによって制御され、リフレッシ
ュ終了後、一定時間が経たないと次のリフレッシュは行
われない。つまり第９図のタイミングチャートにおいて
Ｒ３６の処理が短い場合、Ｒ３７のサイクルではリフレ
ッシュは行われない。同様にしてＲ３９〜Ｐ４６はＮＯ
Ｐ命令であるのてＴ２５〜Ｔ３２間の時間は短いのでリ
フレッシュは行われずに次にリフレッシュが行われるの
はＲ４７のサイクルのＬ１３である。

このようにイメージデータ転送中はＲＡＭＩＩのリフレ
ッシュが行われないので転送時間が短くてすむ。また転
送フラグが“Ｈ”の場合はリフレッシュを行わないよう
にしても同様の効果がある。

〔実施例５〕 従来、文字のイタリック処理をするためには１行分のイ
メージデータの記録が終わって、次の行のイメージデー
タを展開して、ＲＡＭＩＩのイメージバッファ領域に格
納する場合、その前にイメージバッファ領域の前のデー
タを消去しておく。しかし、この消去に必要な処理はＭ
ＰＵ９にとっては大きな負担となる。このため、イタリ
ック処理時にスループットが低下する。そこで、本実施
例においてはＭＰＵ９がＲＯＭｌ０あるいはＲＡＭＩＩ
以外をアクセスしたサイクルでイメージデータの転送お
よびそのデータの消去を行いスループットの低下を防ぐ
。

第１０図に本実施例のブロック図を示す。データ転送制
御回路２１ａおよびデータクリア制御回路２１ｄを内蔵
したリードライト制御回路によりＲＡＭＩＩのイメージ
データの転送およびクリアは第１１図に示すタイミング
チャートのようになる。

すなわちＭＰＵ９がＲ４９てデータ転送制御回路２　］
、　ａの中の転送フラグを“Ｈ”にするとデータ転送制
御回路２１ａにより次のＲＯＭリードのサイクルＲ５０
でアドレスカウンタ２０が示すＲＡＭＩＩの領域のイメ
ージデータが入出力ポート１３ａへ転送される。次のＲ
ＯＭリードのサイクルＲ５１で今度はデータクリア制御
回路２１ｄにより入出力ポート１３ａへ転送されたデー
タが格納されてあったＲＡＭ１１の領域にＯＯＨが書き
込まれる。つまりデータのクリアが行われる（Ｃ１）。

そして、Ｃ１のサイクルが終了するとアドレスカウンタ
は“１”増加する。この繰り返しにより本実施例では８
バイトのデータの転送およびクリアが行われる。さらに
Ｃ８で８バイト目のデータのクリアが終了すると転送フ
ラグが′Ｌ″になり、次のＲＯＭリートのサイクルでは
何も行われない。このようにして、ＭＰＵ９の処理はＲ
４９だけでイメージデータの転送およびクリアが可能と
なり、ＭＰＵ９の処理が大幅に低下する。また、実施例
２のように転送フラグの設定後にＭＰＵ９が続いて短い
命令を行うことによって、イメージデータの転送および
クリアに要する時間を短くするためには、第１２図のフ
ローチャートに示すようにＮＯＰ命令等の短い命令を１
５回繰り返す必要がある（ステップ５４１）。

〔実施例６〕 本実施例は実施例５においてＲＡＭ１１としてＤＲＡＭ
を使用する場合にイメージデータの転送およびデータ消
去とリフレッシュを行うように構成したものである。第
１３図は本実施例のブロック図である。

同図においてデータ転送制御回路２１ａ１　リフレッシ
ュ回路２１ｂ１およびデータクリア制御回路２１ｄを内
蔵したリードライト制御回路によりＲＡＭＩＩのイメー
ジデータの転送およびデータの消去、リフレッシュは第
１４図のタイミングチャートのようになる。すなわち、
通常はＭＰＵ９がＲＯＭｌ０をリードするサイクルで同
時にリフレッシュが行われる。

ところがＲ６１で転送フラグが“Ｈ”になるとそれ以後
は転送フラグがＬ′になるまでリフレッシュは行われず
にＲＯＭリードのサイクルでイメージデータの転送およ
びデータの消去が交互に行われる。そしてＣ１７で８バ
イト目のイメージデータの消去が終了すると転送フラグ
が“Ｌ”となる。Ｒ６２〜Ｒ６７間の時間は十分短いの
でこの間にリフレッシュを行う必要はない。また、Ｃ９
〜Ｃ１７が終了するごとにアドレスカウンタは“１″増
加する。

〔発明の効果〕

以」二説明したようにＭＰＵがＲＡＭをアクセスしてい
ない時に記録するイメージデータの転送等の制御を行う
ことによりＭＰＵの処理の負担を軽減することができ、
スループットを向上させることが可能となる。

【図面の簡単な説明】

第１図は本発明の第１実施例である記録装置の構成を示
すブロック図、 第２図は第１実施例の記録装置におけるデータ転送処理
に関連する動作のタイミングチャート、第３図は第１実
施例の記録装置のＭＰＵ９の動作を説明するためのフロ
ーチャート、 第４図は本発明の第２実施例の記録装置のＭＰＵ９の動
作を説明するためのフローチャート、第５図は第２実施
例の記録装置におけるデータ転送処理に関連する動作の
タイミングチャート、第６図は本発明の第３実施例であ
る記録装置の構成を示すブロック図、 第７図は第３実施例の記録装置のデータ転送処理及びリ
フレッシュに関連する動作のタイミングチャート、 第８図は本発明の第４実施例である記録装置の構成を示
すブロック図、 第９図は第４実施例の記録装置のデータ転送処理及びリ
フレッシュに関連する動作のタイミングチャート、 第１Ｏ図は本発明の第５実施例である記録装置の構成を
示すブロック図、 第１１図は第５実施例の記録装置のデータ転送処理及び
データ消去に関連する動作のタイミングチャート、 第１２図は第５実施例の記録装置のＭＰＵ９の動作を説
明するためのフローチャート、 第１３図は本発明の第６実施例である記録装置の構成を
示すブロック図、 第１４図は第６実施例の記録装置のデータ転送、データ
消去及びリフレッシュに関連する動作のタイミングチャ
ート、 第１５図は一般的なシリアル方式の記録装置の要部構成
を示す斜視図、 第１６図は従来技術の記録装置の構成を示すブロック図
、 第１７図は第１６図示の記録装置のＭＰＵ９の動作を説
明するためのフローチャートである。 １・・・キャリッジ ２・・・記録ヘッド ３・・・キャリッジモータ ４・・・ＭＰＵ １０・・・ＲＯＭ １１・・・インターフェース １３、　１３ａ・入出力ボート １４２１・　リードライト制御回路 １８・・・データバスセレクタ １９・・・アドレスバスセレクタ ２０・・・アドレスカウンタ ２１ａ・・・データ制御回路 ２１ｂ・・・リフレッシュ回路 ２１ｃ・・・タイマー ２１ｄ・・・データクリア制御回路

Claims (5)

【特許請求の範囲】
1. （１）データをストアすべきメモリのアクセスを伴わな
   い動作をＭＰＵが実行しているときに、当該メモリのデ
   ータ転送又はデータ消去のいずれかを行うことを特徴と
   するデータ処理方法。
2. （２）データをストアすべきダイナミックメモリのアク
   セスを伴わない動作をＭＰＵが実行しているときに、当
   該ダイナミックメモリのリフレッシュ動作を行うことを
   特徴とするデータ処理方法。
3. （３）データ処理を行うＭＰＵと、 前記ＭＰＵが処理するデータをストアするメモリと、 前記メモリのアドレスバス及びデータバスを、前記ＭＰ
   Ｕから分離する分離手段とを有し、前記ＭＰＵが前記メ
   モリのアクセスを伴わない動作を実行しているときに、
   前記分離手段により前記メモリのアドレスバス及びデー
   タバスを前記ＭＰＵから分離して、前記メモリのデータ
   転送又はデータ消去のいずれかを行うようにしたことを
   特徴とするデータ処理装置。
4. （４）データ処理を行うＭＰＵと、 前記ＭＰＵが処理するデータをストアするダイナミック
   メモリと、 前記ダイナミックメモリのアドレスバス及びデータバス
   を、前記ＭＰＵから分離する分離手段とを有し、 前記ＭＰＵが前記ダイナミックメモリのアクセスを伴わ
   ない動作を実行しているときに、前記分離手段により前
   記メモリのアドレスバス及びデータバスを前記ＭＰＵか
   ら分離して、前記ダイナミックメモリのリフレッシュ動
   作を行うようにしたことを特徴とするデータ処理装置。
5. （５）メモリと、 前記メモリに対して処理を行う第１及び第２処理手段と
   、 前記メモリに接続されるバスを第１又は第２処理手段の
   いずれか一方に切換えて接続する切換手段とを含み、 前記第１処理手段が前記メモリのアクセスを伴わない動
   作を実行しているときに、前記切換手段は前記メモリに
   接続されるバスを前記第２処理手段に接続して前記第２
   処理手段が前記メモリに対して処理を行うことができる
   ようにしたことを特徴とするデータ処理装置。