JPH04170791A - 非同期式メモリ回路 - Google Patents
非同期式メモリ回路Info
- Publication number
- JPH04170791A JPH04170791A JP2297467A JP29746790A JPH04170791A JP H04170791 A JPH04170791 A JP H04170791A JP 2297467 A JP2297467 A JP 2297467A JP 29746790 A JP29746790 A JP 29746790A JP H04170791 A JPH04170791 A JP H04170791A
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- JP
- Japan
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- circuit
- circuits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000001514 detection method Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 abstract description 5
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期式メモリ回路に関し、特に、スタンダー
ド・セル方式の設計手法による非同期式メモリ回路に関
する。
ド・セル方式の設計手法による非同期式メモリ回路に関
する。
従来のスタンダード・セル方式の設計手法による非同期
式メモリ回路は、主として、入力されるアドレス信号の
変化を検出するアドレス遷移検出回路（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ ：以下、
ＡＴＤ回路と略記する）と、同期式メモリ回路とにより
構成されている。
式メモリ回路は、主として、入力されるアドレス信号の
変化を検出するアドレス遷移検出回路（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ ：以下、
ＡＴＤ回路と略記する）と、同期式メモリ回路とにより
構成されている。
従来の非同期式メモリ回路は、その−例の回路図が第２
図に示されるように、複数のアドレス入万端子５８−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路ｌ−１
〜ｎ、ＥＸＯＲ回路３−１〜ｎおよびＮＭＯＳトランジ
スタ４−１〜ｎと、ＰＭＯＳトランジスタ５と、を含む
前記ＡＴＤ回路と、このＡＴＤ回路の出力端子を形成す
るＮＭＯ３）−ランジスタ４−１〜ｎのドレインとＰＭ
ＯＳトランジスタ５のドレインとの接続点に連結される
同期式メモリ回路６とにより構成されている。
図に示されるように、複数のアドレス入万端子５８−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路ｌ−１
〜ｎ、ＥＸＯＲ回路３−１〜ｎおよびＮＭＯＳトランジ
スタ４−１〜ｎと、ＰＭＯＳトランジスタ５と、を含む
前記ＡＴＤ回路と、このＡＴＤ回路の出力端子を形成す
るＮＭＯ３）−ランジスタ４−１〜ｎのドレインとＰＭ
ＯＳトランジスタ５のドレインとの接続点に連結される
同期式メモリ回路６とにより構成されている。
なお、同期式メモリ回路６は、通常、アドレス入力部、
デーコダ部、メモリセル・アレイ部、カラム・セレクタ
部、読出し回路部および書込み回路部等により構成され
ているが、本発明の対象とする部位は、前記ＡＴＤ回路
にあるため、同期式メモリ回路の細部については、以下
において、その説明を省略する。
デーコダ部、メモリセル・アレイ部、カラム・セレクタ
部、読出し回路部および書込み回路部等により構成され
ているが、本発明の対象とする部位は、前記ＡＴＤ回路
にあるため、同期式メモリ回路の細部については、以下
において、その説明を省略する。
第２図に示されるように、従来のＡＴＤ回路においては
、電源電圧は、単一の電源端子５７から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、ＥＸＯＲ回路３−１〜ｎおよびＰＭＯＳ）−
ランジスタ５のソースに対して共通に供給されている。
、電源電圧は、単一の電源端子５７から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、ＥＸＯＲ回路３−１〜ｎおよびＰＭＯＳ）−
ランジスタ５のソースに対して共通に供給されている。
第２図において、ＡＴＤ回路のアドレス入力端子５８−
１〜ｎからは、それぞれ同期式メモリ回路６に対する書
込み／続出しに対応するアドレス信号が入力される。ア
ドレス遷移検知回路に含まれる遅延回路１−１〜ｎの遅
延時間は、同期式メモリ回路６におけるデータの書込み
、または読出しのアクセス時間に対応して設定されてお
り、それぞれの遅延時間は同一である。
１〜ｎからは、それぞれ同期式メモリ回路６に対する書
込み／続出しに対応するアドレス信号が入力される。ア
ドレス遷移検知回路に含まれる遅延回路１−１〜ｎの遅
延時間は、同期式メモリ回路６におけるデータの書込み
、または読出しのアクセス時間に対応して設定されてお
り、それぞれの遅延時間は同一である。
ＡＴＤ回路の初期状態においては、アドレス信号が変化
しないため、例えば、アドレス入力端子５８−１にアド
レス信号が入力されると、対応する遅延回路１−１から
出力されてＥＸＯＲ回路３−１に入力されるアドレス信
号と、アドレス入力端子５８−１から直接ＥＸＯＲ回路
３−１に入力されるアドレス信号とは、時間的に一致し
ており、従って、ＥＸ”ＯＲ回路３−１の出力は「Ｌ」
レベルの信号として出力され、ＮＭＯ３）ランジスタ４
−１のゲートに入力される。ＮＭＯ’Ｓ）−ランジスタ
４−１においては、この「Ｌ」レベルの信号入力に対応
して、ＮＭＯＳトランジスタト１はｒＯＦＦＪの状態と
なり、ＡＴＤ回路の出力としては、ＰＭＯＳ）ランジス
タ５のドレインを介して、ｒＨ，レベルの信号として同
期式メモリ回路６に入力される。上記のｒＨ，レベルめ
信号入力に対しては、同期式メモリ回路６は動作しない
、従って、アドレス信号に変化がない時には、同期式メ
モリ回路５における、データの書込みおよび読出しは行
われない。
しないため、例えば、アドレス入力端子５８−１にアド
レス信号が入力されると、対応する遅延回路１−１から
出力されてＥＸＯＲ回路３−１に入力されるアドレス信
号と、アドレス入力端子５８−１から直接ＥＸＯＲ回路
３−１に入力されるアドレス信号とは、時間的に一致し
ており、従って、ＥＸ”ＯＲ回路３−１の出力は「Ｌ」
レベルの信号として出力され、ＮＭＯ３）ランジスタ４
−１のゲートに入力される。ＮＭＯ’Ｓ）−ランジスタ
４−１においては、この「Ｌ」レベルの信号入力に対応
して、ＮＭＯＳトランジスタト１はｒＯＦＦＪの状態と
なり、ＡＴＤ回路の出力としては、ＰＭＯＳ）ランジス
タ５のドレインを介して、ｒＨ，レベルの信号として同
期式メモリ回路６に入力される。上記のｒＨ，レベルめ
信号入力に対しては、同期式メモリ回路６は動作しない
、従って、アドレス信号に変化がない時には、同期式メ
モリ回路５における、データの書込みおよび読出しは行
われない。
次に、前記アドレス信号が変化すると、ＥＸＯＲ回路３
−１に対する二つのアドレス信号の入力は異なる信号と
なるため、ＥＸＯＲ回路３−１の出力はｒＨ，レベルと
なり、ＮＭＯ３）ランジスタ４〜１がｒＯＮＪの状態と
なるため、ＡＴＤ回路の出力は「Ｌ」レベルとなって、
同期式メモリ回路６に対する内部クロックとして入力さ
れ、同期式メモリ回路６は動作状態となる。
−１に対する二つのアドレス信号の入力は異なる信号と
なるため、ＥＸＯＲ回路３−１の出力はｒＨ，レベルと
なり、ＮＭＯ３）ランジスタ４〜１がｒＯＮＪの状態と
なるため、ＡＴＤ回路の出力は「Ｌ」レベルとなって、
同期式メモリ回路６に対する内部クロックとして入力さ
れ、同期式メモリ回路６は動作状態となる。
他方、同期式メモリ回路６においては、アドレス入力端
子５９、制御入力端子６０およびデータ入力端子６１か
ら、それぞれ書込みおよび読出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路６に所定の
データを格納する場合においては、前記ＡＴＤ回路から
前記内部クロックが入力される場合においてのみ、アド
レス入力端子５９および制御入力端子６０がらそれぞれ
入力されるアドレス信号および書込み制御信号を介して
、データ入力端子６１から入力されるデータが同期式メ
モリ回路６に書込まれる。
子５９、制御入力端子６０およびデータ入力端子６１か
ら、それぞれ書込みおよび読出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路６に所定の
データを格納する場合においては、前記ＡＴＤ回路から
前記内部クロックが入力される場合においてのみ、アド
レス入力端子５９および制御入力端子６０がらそれぞれ
入力されるアドレス信号および書込み制御信号を介して
、データ入力端子６１から入力されるデータが同期式メ
モリ回路６に書込まれる。
また、同期式メモリ回路６がら所定のデータを読出す場
合においては、前記ＡＴＤ回路から前記内部クロックが
入力される場合においてのみ、アドレス入力端子５９お
よび制御入力端子６０からそれぞれ入力されるアドレス
信号および読出し制御信号を介して、データ出力端子６
２から所定のデータが読出される。
合においては、前記ＡＴＤ回路から前記内部クロックが
入力される場合においてのみ、アドレス入力端子５９お
よび制御入力端子６０からそれぞれ入力されるアドレス
信号および読出し制御信号を介して、データ出力端子６
２から所定のデータが読出される。
即ち、ＡＴＤ回路における、アドレス入力端子５８−１
〜ｎから入力されるアドレス信号に変化がある場合にお
いてのみ、前記ＡＴＤ回路から出力される内部クロック
により同期式メモリ回路が動作し、前記アドレス信号に
対応して、所定のデータの書込み、または読出しが行わ
れる。
〜ｎから入力されるアドレス信号に変化がある場合にお
いてのみ、前記ＡＴＤ回路から出力される内部クロック
により同期式メモリ回路が動作し、前記アドレス信号に
対応して、所定のデータの書込み、または読出しが行わ
れる。
一般に、非同期メモリ回路のＡＴＤ回路においては、ア
ドレス検出回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路におけるデータの書込み、また
は読出しに対応するアクセス時間に適合するように選択
されるが、この遅延時間の設定に関しては、ビット長・
ワード長構成等に対応して、それぞれ最適な時間長とな
るように回路設計ならびにレイアウト設計を行う必要が
あり、これらの設計期間の延伸により、開発期間および
開発費が増加するという欠点がある。
ドレス検出回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路におけるデータの書込み、また
は読出しに対応するアクセス時間に適合するように選択
されるが、この遅延時間の設定に関しては、ビット長・
ワード長構成等に対応して、それぞれ最適な時間長とな
るように回路設計ならびにレイアウト設計を行う必要が
あり、これらの設計期間の延伸により、開発期間および
開発費が増加するという欠点がある。
本発明の非同期式メモリ回路は、書込み／読出しに対応
するアドレス信号を入力して、一定時間幅のアドレス変
化信号を発生する能動遅延回路群と、この遅延回路のそ
れぞれに対応するＥＸＯＲ回路群と、前記ＥＸＯＲ回路
の出力端に、それぞれのゲート電極が接続され、ドレイ
ン電極が共通接続される複数の第１のトランジスタを含
むトランジスタ群と、前記複数の第１のトランジスタが
共通接続されたドレイン電極にドレイン電極が接続され
、当該共通接続されたドレイン電極より、所定のクロッ
ク信号を出力する第２のトランジスタと、電源電圧取出
し用の引出し端子を有し、両端に所定の電圧電源が印加
されて、前記引出し端子の位置調整作用を介して、前記
引出し端子から出力される電圧を、前記能動遅延回路群
に対する電源電圧として供給する抵抗素子と、を含むア
ドレス遷移検出回路を備えて構成される。
するアドレス信号を入力して、一定時間幅のアドレス変
化信号を発生する能動遅延回路群と、この遅延回路のそ
れぞれに対応するＥＸＯＲ回路群と、前記ＥＸＯＲ回路
の出力端に、それぞれのゲート電極が接続され、ドレイ
ン電極が共通接続される複数の第１のトランジスタを含
むトランジスタ群と、前記複数の第１のトランジスタが
共通接続されたドレイン電極にドレイン電極が接続され
、当該共通接続されたドレイン電極より、所定のクロッ
ク信号を出力する第２のトランジスタと、電源電圧取出
し用の引出し端子を有し、両端に所定の電圧電源が印加
されて、前記引出し端子の位置調整作用を介して、前記
引出し端子から出力される電圧を、前記能動遅延回路群
に対する電源電圧として供給する抵抗素子と、を含むア
ドレス遷移検出回路を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、複数のアドレス入力端子５
２−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、Ｅ
ＸＯＲ回路３−１〜ｎおよびＮＭＯ３）−ランジスタト
１〜ｎと、ＰＭＯ８）−ランジスタ５と、抵抗素子２と
、を含むＡＴＤ回路と、このＡＴＤ回路の出力端子を形
成するＮＭＯＳトランジスタ４−１〜ｎのドレインとＰ
ＭＯＳトランジスタ５のドレインとの接続点に連結され
る同期式メモリ回路６とにより構成されている。
は、本発明の一実施例を示す回路図である。第１図に示
されるように、本実施例は、複数のアドレス入力端子５
２−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、Ｅ
ＸＯＲ回路３−１〜ｎおよびＮＭＯ３）−ランジスタト
１〜ｎと、ＰＭＯ８）−ランジスタ５と、抵抗素子２と
、を含むＡＴＤ回路と、このＡＴＤ回路の出力端子を形
成するＮＭＯＳトランジスタ４−１〜ｎのドレインとＰ
ＭＯＳトランジスタ５のドレインとの接続点に連結され
る同期式メモリ回路６とにより構成されている。
第１図に示されるように、本実施例の従来例と異なる点
は、上記のＡＴＤ回路の構成内容として、前記従来例の
構成に対して新たに抵抗素子２が設けられており、抵抗
素子２には電源端子５１より電源電圧が印加され、抵抗
素子２の引出し端子を経由して、電源電圧が遅延回路１
−１〜ｎに供給されていることである。
は、上記のＡＴＤ回路の構成内容として、前記従来例の
構成に対して新たに抵抗素子２が設けられており、抵抗
素子２には電源端子５１より電源電圧が印加され、抵抗
素子２の引出し端子を経由して、電源電圧が遅延回路１
−１〜ｎに供給されていることである。
このように、遅延回路１−１〜ｎに供給される電源を抵
抗素子２の引出し端子がら供給し、抵抗素子２の引出し
端子の位置を調整することにより、供給電源電圧の上昇
に応じて、遅延時間が単調に減少する性質を有する能動
回路素子により形成される遅延回路１−１〜ｎの遅延時
間を、スタンダード・セル方式のＬＳＩにおいて必要と
される多様なビット長・ワード長のメモリ構成に対して
、最適な遅延時間に設定することができる。
抗素子２の引出し端子がら供給し、抵抗素子２の引出し
端子の位置を調整することにより、供給電源電圧の上昇
に応じて、遅延時間が単調に減少する性質を有する能動
回路素子により形成される遅延回路１−１〜ｎの遅延時
間を、スタンダード・セル方式のＬＳＩにおいて必要と
される多様なビット長・ワード長のメモリ構成に対して
、最適な遅延時間に設定することができる。
なお、本実施例におけるＡＴＤ回路および同期式メモリ
回路を含む非同期式メモリ回路の基本的動作については
、前述の従来例の場合と全く同様である。
回路を含む非同期式メモリ回路の基本的動作については
、前述の従来例の場合と全く同様である。
以上説明したように、本発明は、ＡＴＤ回路に含まれる
遅延回路に対する電源供給を、引出し端子を有する抵抗
素子を介して行なうことにより、前記引出し端子の位置
の調整作用によって、スタンダード−セル方式のＬＳＩ
において必要とされる多様なビット長・ワード長のメモ
リ構成に対応して、前記遅延回路に対する供給電源の電
圧を制御調整し、当該遅延回路の遅延時間を最適値に設
定することにより、回路設計およびレイアウト設計等の
煩雑な作業を排除し、開発期間および開発費を低減する
ことができるという効果がある。
遅延回路に対する電源供給を、引出し端子を有する抵抗
素子を介して行なうことにより、前記引出し端子の位置
の調整作用によって、スタンダード−セル方式のＬＳＩ
において必要とされる多様なビット長・ワード長のメモ
リ構成に対応して、前記遅延回路に対する供給電源の電
圧を制御調整し、当該遅延回路の遅延時間を最適値に設
定することにより、回路設計およびレイアウト設計等の
煩雑な作業を排除し、開発期間および開発費を低減する
ことができるという効果がある。
第１図は、本′発明の一実施例の回路図、第２図は、従
来例の回路図である。 図において、１−１〜ｎ・・・・・・遅延回路、２・・
・・−・抵抗素子、３−１〜ｎ・・・・・・ＥＸＯＲ回
路、４−１〜ｎ・・・・・・ＮＭＯＳトランジスタ、５
・・・・・・ＰＭＯ３）ランジスタ、６・・・・・・同
期式メモリ回路。
来例の回路図である。 図において、１−１〜ｎ・・・・・・遅延回路、２・・
・・−・抵抗素子、３−１〜ｎ・・・・・・ＥＸＯＲ回
路、４−１〜ｎ・・・・・・ＮＭＯＳトランジスタ、５
・・・・・・ＰＭＯ３）ランジスタ、６・・・・・・同
期式メモリ回路。
Claims (1)
- 【特許請求の範囲】 書込み／読出しに対応するアドレス信号を入力して、一
定時間幅のアドレス変化信号を発生する能動遅延回路群
と、 この遅延回路のそれぞれに対応するＥＸＯＲ回路群と、 前記ＥＸＯＲ回路の出力端に、それぞれのゲート電極が
接続され、ドレイン電極が共通接続される複数の第１の
トランジスタを含むトランジスタ群と、 前記複数の第１のトランジスタが共通接続されたドレイ
ン電極にドレイン電極が接続され、当該共通接続された
ドレイン電極より、所定のクロック信号を出力する第２
のトランジスタと、 電源電圧取出し用の引出し端子を有し、両端に所定の電
圧電源が印加されて、前記引出し端子の位置調整作用を
介して、前記引出し端子から出力される電圧を、前記能
動遅延回路群に対する電源電圧として供給する抵抗素子
と、 を含むアドレス遷移検出回路を備えることを特徴とする
非同期式メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297467A JPH04170791A (ja) | 1990-11-02 | 1990-11-02 | 非同期式メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297467A JPH04170791A (ja) | 1990-11-02 | 1990-11-02 | 非同期式メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170791A true JPH04170791A (ja) | 1992-06-18 |
Family
ID=17846875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297467A Pending JPH04170791A (ja) | 1990-11-02 | 1990-11-02 | 非同期式メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170791A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH02228810A (ja) * | 1989-03-02 | 1990-09-11 | Nec Eng Ltd | 逓倍回路 |
-
1990
- 1990-11-02 JP JP2297467A patent/JPH04170791A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH02228810A (ja) * | 1989-03-02 | 1990-09-11 | Nec Eng Ltd | 逓倍回路 |
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