JPH02228810A - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JPH02228810A JPH02228810A JP5117089A JP5117089A JPH02228810A JP H02228810 A JPH02228810 A JP H02228810A JP 5117089 A JP5117089 A JP 5117089A JP 5117089 A JP5117089 A JP 5117089A JP H02228810 A JPH02228810 A JP H02228810A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- output signal
- delay
- delay circuit
- reference voltage
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000000979 retarding effect Effects 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000007613 environmental effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は逓倍回路に関する。
従来この種の逓倍回路は、第３図に示すように、所定の
デジタル信号を遅延させる複数のインバータ（ＩＶ１〜
Ｉ Ｖ４）で構成された遅延回路６と、入力信号と遅延
回路６の出力信号が第４図に示す動作波形図（至）＝神
に示すように、共に１ハイ“あるいは“ロー“の一致し
た時、出力信号がゝゝハイ“になり、入力信号が１ハイ
“で遅延回路６の出力信号が１０−“か、または入力信
号が１０−“で遅延回路６の出力信号がゝゝコロ−の不
一致の時出力信号が・９０−“になり、入力信号の周波
数をほぼ２倍にす？）ＥＸ−ＮＯＲゲート３により構成
されていた。
デジタル信号を遅延させる複数のインバータ（ＩＶ１〜
Ｉ Ｖ４）で構成された遅延回路６と、入力信号と遅延
回路６の出力信号が第４図に示す動作波形図（至）＝神
に示すように、共に１ハイ“あるいは“ロー“の一致し
た時、出力信号がゝゝハイ“になり、入力信号が１ハイ
“で遅延回路６の出力信号が１０−“か、または入力信
号が１０−“で遅延回路６の出力信号がゝゝコロ−の不
一致の時出力信号が・９０−“になり、入力信号の周波
数をほぼ２倍にす？）ＥＸ−ＮＯＲゲート３により構成
されていた。
上述した従来の逓倍回路は、入力信号を遅延させるイン
バータの直列接続による遅延量固定回路を含んだ構成と
なっているので、ｌ、ＳＩ製造プロセス、環境温度及び
電源電圧の変動が、インバータの遅延量に直接影響して
パルス幅の変動に現れ、その結果、設計時にパルス幅の
変動量を大きく見込まなければならないという欠点があ
る。
バータの直列接続による遅延量固定回路を含んだ構成と
なっているので、ｌ、ＳＩ製造プロセス、環境温度及び
電源電圧の変動が、インバータの遅延量に直接影響して
パルス幅の変動に現れ、その結果、設計時にパルス幅の
変動量を大きく見込まなければならないという欠点があ
る。
本発明の逓倍回路は、入力信号を遅延させる遅延量可変
の遅延回路と、前記遅延量を制御する基準電圧と、前記
入力信号と前記遅延回路の出力信号とを二入力として前
記入力信号の逓倍の出力信号を出力するＥＸ−ＮＯＲゲ
ートとを有している。
の遅延回路と、前記遅延量を制御する基準電圧と、前記
入力信号と前記遅延回路の出力信号とを二入力として前
記入力信号の逓倍の出力信号を出力するＥＸ−ＮＯＲゲ
ートとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図及び第２図はそれぞれ本発明の一実施例を示す回
路図及び動作波形図である。
路図及び動作波形図である。
第１図及び第２図において、本実施例は所定の入力信号
ａを基準電圧（ｖｒ）５と、ｎＭＯｓトランジスタ（Ｔ
「）及びキャパシタ（Ｃ）により遅延させる遅延回路２
と、入力信号ａと遅延回路２の出力信号すとが第２図に
示す動作波形図佃＝徊閥示すように共にゝハイ（以下Ｈ
と記す）〃うるいはＮロー（以下りと記す）“の時出力
信号ＣがゝゝＨ’／で、遅延回路２の出力信号すがゝゝ
Ｌ“か、入力信号ａがゝＬ“で遅延回路２の出力信号す
がゝゝＨ“の不一致の時出力信号Ｃがｋｓ Ｉ、 Ｊ／
になり、入力信号ａの周波数をほぼ２倍にするＥＸ−Ｎ
ＯＲゲート３から構成している。
ａを基準電圧（ｖｒ）５と、ｎＭＯｓトランジスタ（Ｔ
「）及びキャパシタ（Ｃ）により遅延させる遅延回路２
と、入力信号ａと遅延回路２の出力信号すとが第２図に
示す動作波形図佃＝徊閥示すように共にゝハイ（以下Ｈ
と記す）〃うるいはＮロー（以下りと記す）“の時出力
信号ＣがゝゝＨ’／で、遅延回路２の出力信号すがゝゝ
Ｌ“か、入力信号ａがゝＬ“で遅延回路２の出力信号す
がゝゝＨ“の不一致の時出力信号Ｃがｋｓ Ｉ、 Ｊ／
になり、入力信号ａの周波数をほぼ２倍にするＥＸ−Ｎ
ＯＲゲート３から構成している。
尚、ｎＭＯ８）ランジスタ（Ｔｒ）は基準電圧（Ｖｒ）
５によって制御される可変抵抗器と等化であるため、キ
ャパシタ（Ｃ）との時定数により、入力信号ａの遅延時
間を制御することができる。
５によって制御される可変抵抗器と等化であるため、キ
ャパシタ（Ｃ）との時定数により、入力信号ａの遅延時
間を制御することができる。
基準電圧（Ｖｒ）５が大きい時、ｎＭＯｓトランジスタ
（Ｔｒ）の等価抵抗値は小さくなり、遅延時間ｔも小さ
くなる。遅延回路２の出力遅延が小さくなることにより
。入力信号ａと遅延回路２の出力信号すの一致している
時間が長くなり、出力端子４にはＶ″Ｌ“よりＶ″Ｈ“
の時間が長い逓倍出力信号Ｃが得られる。逆に、基準電
圧（Ｖｒ）５が小さい時ｎＭＯｓトランジスタ（Ｔｒ）
の等価抵抗値は大きくなり、遅延時間を本大きくなる。
（Ｔｒ）の等価抵抗値は小さくなり、遅延時間ｔも小さ
くなる。遅延回路２の出力遅延が小さくなることにより
。入力信号ａと遅延回路２の出力信号すの一致している
時間が長くなり、出力端子４にはＶ″Ｌ“よりＶ″Ｈ“
の時間が長い逓倍出力信号Ｃが得られる。逆に、基準電
圧（Ｖｒ）５が小さい時ｎＭＯｓトランジスタ（Ｔｒ）
の等価抵抗値は大きくなり、遅延時間を本大きくなる。
遅延回路２の出力遅延が大きくなることにより入力信号
ａと遅延回路２の出力信号すの一致している時間が短く
なり、出力端子４には“Ｈ”より９Ｌ“の時間が長い逓
倍出力信号Ｃが得られる。その結果、ＬＳＩ製造プロセ
ス、環境温度、を原電圧が変動しても基準電圧（Ｖｒ）
５を変化させることにより、任意のパルス幅の逓倍出力
信号Ｃを得ることができる。
ａと遅延回路２の出力信号すの一致している時間が短く
なり、出力端子４には“Ｈ”より９Ｌ“の時間が長い逓
倍出力信号Ｃが得られる。その結果、ＬＳＩ製造プロセ
ス、環境温度、を原電圧が変動しても基準電圧（Ｖｒ）
５を変化させることにより、任意のパルス幅の逓倍出力
信号Ｃを得ることができる。
以上説明したように本発明は、入力信号の遅延回路での
出力遅延時間を基準電圧で制御できるように構成するこ
とにより、ＬＳＩ製造プロセス。
出力遅延時間を基準電圧で制御できるように構成するこ
とにより、ＬＳＩ製造プロセス。
環境温度、電源電圧の変動を受けずに任意のパルス幅の
逓倍出力信号を得ることができる効果がある。
逓倍出力信号を得ることができる効果がある。
第１Ｎ及び第２図はそれぞれ本発明の一実施例を示す回
路図及び動作波形図、第３図及び第４図はそれぞれ従来
の逓倍回路の回路図及び動作波形図である。 ｌ・・・・・・入力端子、２・・・・・・遅延回路、３
・・・・・・Ｅ Ｘ−ＮＯＲゲート、４・・・・・・出
力端子、５・・・・・・基準電圧（Ｖｒ ）、６・・・
・・・遅延回路、Ｔｒ・・・・・・ｎＭＯ８）ランジス
タ、Ｃ・・・・・・キャパシタ、ｆＶ、〜ＩＶ４・・・
・・・インバータ。 代理人 弁理士 内 原 音
路図及び動作波形図、第３図及び第４図はそれぞれ従来
の逓倍回路の回路図及び動作波形図である。 ｌ・・・・・・入力端子、２・・・・・・遅延回路、３
・・・・・・Ｅ Ｘ−ＮＯＲゲート、４・・・・・・出
力端子、５・・・・・・基準電圧（Ｖｒ ）、６・・・
・・・遅延回路、Ｔｒ・・・・・・ｎＭＯ８）ランジス
タ、Ｃ・・・・・・キャパシタ、ｆＶ、〜ＩＶ４・・・
・・・インバータ。 代理人 弁理士 内 原 音
Claims (1)
- 入力信号を遅延させる遅延量可変の遅延回路と、前記遅
延量を制御する基準電圧と、前記入力信号と前記遅延回
路の出力信号とを二入力として前記入力信号の逓倍の出
力信号を出力するＥＸ−ＮＯＲゲートとを有して成るこ
とを特徴とする逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117089A JPH02228810A (ja) | 1989-03-02 | 1989-03-02 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117089A JPH02228810A (ja) | 1989-03-02 | 1989-03-02 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228810A true JPH02228810A (ja) | 1990-09-11 |
Family
ID=12879353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117089A Pending JPH02228810A (ja) | 1989-03-02 | 1989-03-02 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146592A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| JPH04170791A (ja) * | 1990-11-02 | 1992-06-18 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| FR2773020A1 (fr) * | 1997-12-24 | 1999-06-25 | Sgs Thomson Microelectronics | Circuit de distribution d'horloge dans un circuit integre |
-
1989
- 1989-03-02 JP JP5117089A patent/JPH02228810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04146592A (ja) * | 1990-10-08 | 1992-05-20 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| JPH04170791A (ja) * | 1990-11-02 | 1992-06-18 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ回路 |
| FR2773020A1 (fr) * | 1997-12-24 | 1999-06-25 | Sgs Thomson Microelectronics | Circuit de distribution d'horloge dans un circuit integre |
| US6252449B1 (en) | 1997-12-24 | 2001-06-26 | Stmicroelectronics S.A. | Clock distribution circuit in an integrated circuit |
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