JPH04171827A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04171827A JPH04171827A JP2299410A JP29941090A JPH04171827A JP H04171827 A JPH04171827 A JP H04171827A JP 2299410 A JP2299410 A JP 2299410A JP 29941090 A JP29941090 A JP 29941090A JP H04171827 A JPH04171827 A JP H04171827A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon film
- gettering
- silicon wafer
- oxygen
- defectives
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にシリコン基
板内部の酸素によるイントリンシックゲッタリング（Ｉ
Ｇ）法と、シリコン基板の裏面にポリシリコンを堆積し
てシリコン基板とポリシリコン膜との界面の歪を用いる
エクストリンシックゲッタリング（ＥＧ）法との複合ゲ
ッタリング法に関するものである。
板内部の酸素によるイントリンシックゲッタリング（Ｉ
Ｇ）法と、シリコン基板の裏面にポリシリコンを堆積し
てシリコン基板とポリシリコン膜との界面の歪を用いる
エクストリンシックゲッタリング（ＥＧ）法との複合ゲ
ッタリング法に関するものである。
半導体基板はＩＧ法やＥＧ法によってゲッタリングされ
ており、例えば「超ＬＳＩプロセスデータハンドブック
」、１９８２、サイエンスフォーラム、２６２頁で原徹
が紹介している。
ており、例えば「超ＬＳＩプロセスデータハンドブック
」、１９８２、サイエンスフォーラム、２６２頁で原徹
が紹介している。
はじめにＩＧ法について、第３図（ａ）を参照して説明
する。
する。
シリコンウェーハｌの中に存在する過飽和の酸素を利用
して、６５０〜９００°Ｃの熱処理で小さい酸素の核（
１０〜５０人）を作る。
して、６５０〜９００°Ｃの熱処理で小さい酸素の核（
１０〜５０人）を作る。
半導体装置の製造工程中の熱処理により、シリコンウェ
ーハ表面の酸素の外方拡散２が起こり、無欠陥層（ＤＺ
）３を形成して酸素析出核はゲッタリングサイト６とし
て働く内部欠陥へと成長する。
ーハ表面の酸素の外方拡散２が起こり、無欠陥層（ＤＺ
）３を形成して酸素析出核はゲッタリングサイト６とし
て働く内部欠陥へと成長する。
シリコンウェーハ１の断面構造は、ＤＺ３とゲッタリン
グ領域の内部欠陥層５を形成し、製造工程中で発生する
汚染物１１をゲッタリングサイト５で捕獲する。
グ領域の内部欠陥層５を形成し、製造工程中で発生する
汚染物１１をゲッタリングサイト５で捕獲する。
つぎにＥＧ法について、第３図（ｂ）を参照して説明す
る。
る。
シリコンウェーハ１の裏面６に歪を形成することにより
、ゲッタリングサイト９にする。
、ゲッタリングサイト９にする。
ここではシリコンウェーハ１の裏面６にポリシリコンＭ
７を成長することにより、シリコンウェーハ１とポリシ
リコン膜７との界面に歪４が生じ、ゲッタリングサイト
９になる。
７を成長することにより、シリコンウェーハ１とポリシ
リコン膜７との界面に歪４が生じ、ゲッタリングサイト
９になる。
このほかＡｊ２０ａの粒子を高圧でシリコンウェーハ１
の裏面６に吹き付けたり、高出力のレーザーやイオンを
照射するなどの機械的損傷による歪４を用いている。
の裏面６に吹き付けたり、高出力のレーザーやイオンを
照射するなどの機械的損傷による歪４を用いている。
このようにして製造工程において付着する汚染物や発生
する欠陥をゲッタリングしていた。
する欠陥をゲッタリングしていた。
ＩＧ法において酸素析出による内部欠陥、酸素の外方拡
散によりＤＺを形成するには、３回以上熱処理しなけれ
ばならない。
散によりＤＺを形成するには、３回以上熱処理しなけれ
ばならない。
製造工程の始めはゲッタリングが効かないため、汚染さ
れる欠点がある。
れる欠点がある。
シリコンウェーハ面内のゲッタリングを一様に行なうた
めに、内部欠陥の密度を均一にする必要がある。単結晶
シリコンの引き上げ酸素濃度、熱処理温度、熱処理回数
などを最適化しなければならない。ゲッタリング工程と
製造工程とのかねあいもあり、制御を要する項目が多く
て最適化が困難であるという欠点がある。
めに、内部欠陥の密度を均一にする必要がある。単結晶
シリコンの引き上げ酸素濃度、熱処理温度、熱処理回数
などを最適化しなければならない。ゲッタリング工程と
製造工程とのかねあいもあり、制御を要する項目が多く
て最適化が困難であるという欠点がある。
ＥＧ法においてはシリコンウェーハの裏面の歪をゲッタ
リングサイトとしている。そのため製造工程の熱処理の
回数が増えるにつれて、歪か焼なましくアニール）され
てなくなってしまう。製造工程の途中でゲッタリングサ
イトが消失してしまうという欠点がある。
リングサイトとしている。そのため製造工程の熱処理の
回数が増えるにつれて、歪か焼なましくアニール）され
てなくなってしまう。製造工程の途中でゲッタリングサ
イトが消失してしまうという欠点がある。
本発明の半導体装置の製造方法は、酸素濃度１２、Ｏ〜
１６．０ＸＩＯ”／ｃｍ”３のシリコン基板を１０００
℃以上の非酸化性雰囲気で熱処理することにより、前記
シリコン基板表面の酸素を外方拡散させる工程と、その
あと前記シリコン基板の裏面にポリシリコン膜を成長す
ることにより前記シリコン基板の内部に酸素析出の核を
形成して前記ポリシリコン膜と前記シリコン基板との界
面に歪を形成する工程とを含むものである。
１６．０ＸＩＯ”／ｃｍ”３のシリコン基板を１０００
℃以上の非酸化性雰囲気で熱処理することにより、前記
シリコン基板表面の酸素を外方拡散させる工程と、その
あと前記シリコン基板の裏面にポリシリコン膜を成長す
ることにより前記シリコン基板の内部に酸素析出の核を
形成して前記ポリシリコン膜と前記シリコン基板との界
面に歪を形成する工程とを含むものである。
本発明の第１の実施例について、第１図（ａ）〜（Ｃ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、酸素濃度１２．０
〜１６．０ＸＩＯ”ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ
Ｆ１２１）のシリコンウェーハ１を１０００℃以上の非
酸化性雰囲気で熱処理してシリコンウェーハ１の表面の
酸素原子が外方拡散２してＤＺ（無欠陥層）３が生成す
る。内部に潜在していた欠陥が結晶欠陥（内部欠陥、ゲ
ッタリングサイト）４へと成長し、内部欠陥層５を生成
する。
〜１６．０ＸＩＯ”ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ
Ｆ１２１）のシリコンウェーハ１を１０００℃以上の非
酸化性雰囲気で熱処理してシリコンウェーハ１の表面の
酸素原子が外方拡散２してＤＺ（無欠陥層）３が生成す
る。内部に潜在していた欠陥が結晶欠陥（内部欠陥、ゲ
ッタリングサイト）４へと成長し、内部欠陥層５を生成
する。
つぎに第１図（ｂ）に示すように、シリコンウェーハ１
の裏面にポリシリコン膜７を成長すると、成長の熱履歴
によって内部欠陥層５に内部欠陥４と酸素析出核８とが
生成する（ＩＧ法）。
の裏面にポリシリコン膜７を成長すると、成長の熱履歴
によって内部欠陥層５に内部欠陥４と酸素析出核８とが
生成する（ＩＧ法）。
シリコンウェーハ１とポリシリコン膜６との界面には歪
によるゲッタリングサイト９が生成しくＥＧ法）、この
ときＩＧ法とＥＧ法との複合ゲッタリングが形成される
。
によるゲッタリングサイト９が生成しくＥＧ法）、この
ときＩＧ法とＥＧ法との複合ゲッタリングが形成される
。
つぎに第１図（Ｃ）に示すように、９００〜１１００℃
の熱処理のあと酸素析出核７は内部欠陥、ゲッタリング
サイト５に成長し、内部欠陥層５は密度を増してよりＩ
Ｇ効果が増大する。ＩＧ効果の増大中の汚染物は、ゲッ
タリングサイト（歪）９によってゲッタリングされる。
の熱処理のあと酸素析出核７は内部欠陥、ゲッタリング
サイト５に成長し、内部欠陥層５は密度を増してよりＩ
Ｇ効果が増大する。ＩＧ効果の増大中の汚染物は、ゲッ
タリングサイト（歪）９によってゲッタリングされる。
つぎに本発明の第２の実施例について、第２図（ａ）、
（ｂ）を参照して説明する。
（ｂ）を参照して説明する。
はじめに第２図（ａ）に示すように、酸素濃度１２．０
〜１６．ＯＸ １０”ａ ｔ ｏｍｓ／ａｍ３（ＡＳＴ
Ｍ Ｆ１２１）のシリコンウェーハ１の裏面６にポリ
シリコン膜７を成長すると、酸素析出核８が生成してＩ
Ｇ法を用いることができる。
〜１６．ＯＸ １０”ａ ｔ ｏｍｓ／ａｍ３（ＡＳＴ
Ｍ Ｆ１２１）のシリコンウェーハ１の裏面６にポリ
シリコン膜７を成長すると、酸素析出核８が生成してＩ
Ｇ法を用いることができる。
シリコンウェーハ１とポリシリコン膜７との界面には歪
によるゲッタリングサイト９が生成し、ＥＧ法を用いる
ことができる。
によるゲッタリングサイト９が生成し、ＥＧ法を用いる
ことができる。
この複合ゲッタリング状態においても、１０００℃以上
の非酸化性雰囲気で熱処理していないため、第１の実施
例と違ってＤＺ３がない。
の非酸化性雰囲気で熱処理していないため、第１の実施
例と違ってＤＺ３がない。
′ しかし結晶欠陥の発生原因の１つである酸素濃度が
低いため、シリコンウェーハ１表面に結晶欠陥が発生す
る確率は小さい。
低いため、シリコンウェーハ１表面に結晶欠陥が発生す
る確率は小さい。
つぎに第２図（ｂ）に示すように、通常の製造工程にお
ける９００〜１１００°Ｃの熱処理のあと酸素析出核８
は内部欠陥、ゲッタリングサイト９に成長し、内部欠陥
層４は密度を増してよりＩＧ効果が増大する。ＩＧ効果
の増大中の汚染物は、ゲッタリングサイト（歪）９によ
ってゲッタリングされる。
ける９００〜１１００°Ｃの熱処理のあと酸素析出核８
は内部欠陥、ゲッタリングサイト９に成長し、内部欠陥
層４は密度を増してよりＩＧ効果が増大する。ＩＧ効果
の増大中の汚染物は、ゲッタリングサイト（歪）９によ
ってゲッタリングされる。
本実施例では１２．０〜１５． ＯＸ １０”ｃｍ３
（ＡＳＴＭ Ｆ１２１）のシリコンウェーハを用いて
ポリシリコン膜を成長するだけでＩＧ法とＥＧ法とが得
られるのでコストダウンが可能になる。
（ＡＳＴＭ Ｆ１２１）のシリコンウェーハを用いて
ポリシリコン膜を成長するだけでＩＧ法とＥＧ法とが得
られるのでコストダウンが可能になる。
ＥＧ法としてポリシリコン膜の成長によりゲッタリング
サイトを形成して、製造工程の初期から中期までのゲッ
タリングを可能にした。
サイトを形成して、製造工程の初期から中期までのゲッ
タリングを可能にした。
ＩＧ法として酸素の外法拡散によるＤＺの形成とポリシ
リコン膜成長温度による酸素析出核の形成でゲッタリン
グサイトを確保し、製造工程の中期から工期までゲッタ
リングを可能にした。
リコン膜成長温度による酸素析出核の形成でゲッタリン
グサイトを確保し、製造工程の中期から工期までゲッタ
リングを可能にした。
その結果、始めから終りまでの製造工程で発生する汚染
物や欠陥をゲッタリングする能力を備えることができた
。
物や欠陥をゲッタリングする能力を備えることができた
。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を工程順
に示す断面図、第２図（ａ）、（ｂ）は本発明の第１の
実施例を工程順に示す断面図、第３図（ａ）は従来技術
によるＩＧ法を示す断面図、第３図（ｂ）は従来技術に
よるＩＧ法を示す断面図である。 １・・・シリコンウェーハ、２・・・外方拡散した酸素
原子、３・・・ＤＺ（無欠陥層）、４・・・ゲッタリン
グサイト、５・・・内部欠陥層、６・・・シリコンウェ
ーハの裏面、７・・・ポリシリコン膜、８・・・酸素析
出核、９・・・ゲッタリングサイト（歪）、１０・・・
ゲッタリングサイト（酸素析出による内部欠陥）、１１
・・・汚染物、１２・・・ゲッタリングサイトに捕獲さ
れた汚染物（ＩＧ）、１３・・・ゲッタリングサイトに
捕獲された汚染物（Ｅ Ｇ ）。
に示す断面図、第２図（ａ）、（ｂ）は本発明の第１の
実施例を工程順に示す断面図、第３図（ａ）は従来技術
によるＩＧ法を示す断面図、第３図（ｂ）は従来技術に
よるＩＧ法を示す断面図である。 １・・・シリコンウェーハ、２・・・外方拡散した酸素
原子、３・・・ＤＺ（無欠陥層）、４・・・ゲッタリン
グサイト、５・・・内部欠陥層、６・・・シリコンウェ
ーハの裏面、７・・・ポリシリコン膜、８・・・酸素析
出核、９・・・ゲッタリングサイト（歪）、１０・・・
ゲッタリングサイト（酸素析出による内部欠陥）、１１
・・・汚染物、１２・・・ゲッタリングサイトに捕獲さ
れた汚染物（ＩＧ）、１３・・・ゲッタリングサイトに
捕獲された汚染物（Ｅ Ｇ ）。
Claims (1)
- 酸素濃度１２．０〜１６．０×１０＾１＾７／ｃｍ＾
−＾３のシリコン基板を１０００℃以上の非酸化性雰囲
気で熱処理することにより、前記シリコン基板表面の酸
素を外方拡散させる工程と、そのあと前記シリコン基板
の裏面にポリシリコン膜を成長することにより前記シリ
コン基板の内部に酸素析出の核を形成して前記ポリシリ
コン膜と前記シリコン基板との界面に歪を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299410A JPH04171827A (ja) | 1990-11-05 | 1990-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299410A JPH04171827A (ja) | 1990-11-05 | 1990-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171827A true JPH04171827A (ja) | 1992-06-19 |
Family
ID=17872203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299410A Pending JPH04171827A (ja) | 1990-11-05 | 1990-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171827A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263453A (ja) * | 1994-03-25 | 1995-10-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0635879A3 (en) * | 1993-07-22 | 1996-10-23 | Toshiba Kk | Silicon semiconductor wafers and process for their manufacture. |
| US5970366A (en) * | 1996-07-16 | 1999-10-19 | Nec Corporation | Method of removing metallic contaminants from simox substrate |
| JP2006040979A (ja) * | 2004-07-22 | 2006-02-09 | Sumco Corp | シリコンウェーハおよびその製造方法 |
-
1990
- 1990-11-05 JP JP2299410A patent/JPH04171827A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635879A3 (en) * | 1993-07-22 | 1996-10-23 | Toshiba Kk | Silicon semiconductor wafers and process for their manufacture. |
| US5738942A (en) * | 1993-07-22 | 1998-04-14 | Kabushiki Kaisha Toshiba | Semiconductor silicon wafer and process for producing it |
| JPH07263453A (ja) * | 1994-03-25 | 1995-10-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5970366A (en) * | 1996-07-16 | 1999-10-19 | Nec Corporation | Method of removing metallic contaminants from simox substrate |
| JP2006040979A (ja) * | 2004-07-22 | 2006-02-09 | Sumco Corp | シリコンウェーハおよびその製造方法 |
| US7824493B2 (en) | 2004-07-22 | 2010-11-02 | Sumitomo Mitsubishi Silicon Corporation | Silicon wafer and method for manufacturing the same |
| US8758505B2 (en) | 2004-07-22 | 2014-06-24 | Sumitomo Mitsubishi Silicon Corporation | Silicon wafer and method for manufacturing the same |
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